Arty Z7 Erreferentzia Eskuliburua
Arty Z7 Xilinx-en Zynq-7000 ™ All-Programmable System-on-Chip (AP SoC) inguruan diseinatutako garapen-plataforma prest dago. Zynq-7000 arkitekturak estuki integratzen du core bikoitzeko 650 MHz () ARM Cortex-A9 prozesadorea Xilinx 7 serieko Field Programable Gate Array (FPGA) logikarekin. Parekatze honek prozesadorea ahaltsua inguratuta edukitzea ahalbidetzen du softwareak definitutako periferiko eta kontrolagailu multzo berezi batekin, zuk xede aplikaziorako egokituta.
Vivado, Petalinux eta SDSoC tresna multzoek bide pertsonalizatua eskaintzen dute zure periferiko multzo pertsonalizatua definitu eta funtzionalitatea Linux OS () edo prozesadorean exekutatzen den metal hutsera eramateko. Logika digitalaren diseinu esperientzia tradizionalagoa bilatzen dutenentzat, ARM prozesadoreak alde batera utzi eta Zynq-en FPGA beste Xilinx FPGA bezalakoa bezala programatu daiteke. Digilent-ek hainbat material eta baliabide eskaintzen dizkio Arty Z7-ri, aukeratutako tresnarekin azkar martxan jarriko zaituztenak.
Arty Z7 Erreferentzia Eskuliburua [Reference.Digilentinc]
Deskargatu Erreferentzia Eskuliburu hau
- Erreferentzia eskuliburu hau oraindik ez dago deskargatzeko moduan.
Ezaugarriak
ZYNQ prozesadorea
- 650 MHz-eko nukleo bikoitzeko Cortex-A9 prozesadorea
- DDR3 memoria kontrolatzailea 8 DMA kanal eta errendimendu handiko AXI4 Slave portuekin
- Banda zabalera handiko kontrolagailu periferikoak: 1G Ethernet, USB 2.0, SDIO
- Banda zabalera baxuko kontrolagailu periferikoa: SPI, UART, CAN, I2C
- J-tik programagarriaTAG, Quad-SPI flash eta microSD txartela
- Artix-7 FPGAren baliokide den logika programagarria
Memoria
- 512 MB DDR3 16 biteko busarekin @ 1050 Mbps
- 16 MB-ko Quad-SPI Flash-a fabrikan programatutako 48 biteko globalki EUI-48/64 ™ identifikatzaile bateragarriarekin
- microSD zirrikitua
Boterea
- USB edo 7V-15V kanpoko energia iturrietatik elikatua
USB eta Ethernet
- Gigabit Ethernet PHY
- USB-JTAG Programazio-zirkuituak
- USB-UART zubia
- USB OTG PHY (ostalaria soilik onartzen du)
Audioa eta Bideoa
- HDMI konketa ataka (sarrera)
- HDMI iturburu ataka (irteera)
- PWM-k gidatutako audio mono irteera 3.5 mm-ko jackarekin
Etengailuak, botoiak eta LEDak
- 4 sakagailu
- 2 irristailu
- 4 LEDak
- 2 RGB LED
Zabaltze Konektoreak
- Pmod bi portu
- 16 Guztira FPGA I / O
- Arduino / chipKIT Shield konektorea
- Gehienez 49 FPGA I / O guztira (ikusi beheko taula)
- 6 muturreko 0-3.3V sarrera analogikoak XADC-ra
- 4 0-1.0V sarrera analogiko XADC-ra
Erosteko aukerak
Arty Z7 Zynq-7010 edo Zynq-7020 kargatuta eros daiteke. Arty Z7 produktuaren bi aldaera horiei Arty Z7-10 eta Arty Z7-20 esaten zaie, hurrenez hurren. Digilent dokumentazioak bi aldaera horietan ohikoa den funtzionalitatea deskribatzen duenean, kolektiboki "Arty Z7" deitzen zaie. Aldaera zehatz baterako soilik ohikoa den zerbait deskribatzerakoan, aldaera bere izenarekin espresuki deituko da.
Arty Z7-10 eta Arty Z7-20-ren arteko desberdintasun bakarra Zynq zatiaren gaitasunak eta blindatze konektorean eskuragarri dauden I / O kopurua dira. Zynq prozesadoreek gaitasun berdinak dituzte, baina -20-k barneko FPGA-a baino 3 aldiz handiagoa du. Bi aldaeren arteko desberdintasunak jarraian laburbiltzen dira:
| Produktuaren aldaera | Arty Z7-10 | Arty Z7-20 |
| Zynq Taldea | XC7Z010-1CLG400C | XC7Z020-1CLG400C |
| 1 MSPS txipean ADC () | Bai | Bai |
| Bilaketa-mahaiak (LUT) | 17,600 | 53,200 |
| Txankletak | 35,200 | 106,400 |
| Blokea RAM () | 270 KB | 630 KB |
| Erlojuaren kudeaketa fitxak | 2 | 4 |
| Eskuin eskuragarria I/O | 26 | 49 |
Arty Z7-10ean, blindaje digitalaren barruko errenkada (IO26-IO41) eta IOA (IO42 ere deitzen zaio) ez daude FPGAra konektatuta, eta A0-A5 sarrera analogiko gisa soilik erabil daitezke. Horrek ez du eragingo lehendik dauden Arduino ezkutu gehienen funtzionaltasunean, gehienek ez baitute seinale digitalen barne ilara hau erabiltzen.
Taula autonomoan edo Xilinx SDSoC tresna multzoa desblokeatzeko bonu batekin eros daiteke. SDSoC bonuak urtebeteko lizentzia desblokeatzen du eta Arty Z1rekin bakarrik erabil daiteke. Lizentzia iraungi ondoren, urtebeteko epean kaleratutako SDSoC bertsioek mugagabe erabiltzen jarrai dezakete. Erosketari buruzko informazio gehiago lortzeko, ikusi Arty Z7 produktuaren orria (http://store.digilentinc.com/artyz7-apsoc-zynq-7000-development-board-for-makers-and-hobbyists/).
Erositako unean, beharrezkoa da microSD txartel bat, 12V 3A elikatze iturria eta micro USB kablea gehitzea beharren arabera.
Kontuan izan Zynq-7010-en FPGA txikiagoa dela eta, ez dela oso egokia SDSoC-n erabiltzeko ikuspegi txertatutako aplikazioetarako. Jendeari Arty Z7-20 erostea gomendatzen diogu aplikazio mota hauek interesatzen bazaizkie.
PYNQ-Z1rekiko desberdintasunak
Arty Z7-20-k SoC bera partekatzen du PYNQ-Z1-ekin. Ezaugarrien arabera, Arty Z7-20ri mikrofonoaren sarrera falta zaio, baina pizteko berrezartzeko botoia gehitzen du. PYNQ-Z1erako idatzitako softwareak ez du aldatu beharko mikrofonoaren sarreran izan ezik, zeinaren FPGA pin konektatu gabe geratzen baita.
Software laguntza
Arty Z7 guztiz bateragarria da Xilinx-en errendimendu handiko Vivado Design Suite-rekin. Tresna multzo honek FPGA diseinu logikoa eta ARM softwarearen garapena bateratzen ditu diseinu-fluxu erabilerraz eta intuitibo batean. Edozein konplexutasuneko sistemak diseinatzeko erabil daiteke, zerbitzari anitz aplikazio tandemekin darabiltzan sistema eragile oso batetik hasi eta LED batzuk kontrolatzen dituen metal hutseko programa soil batera arte.
Zynq AP SoC FPGA autonomo gisa tratatzea ere posible da prozesadorea beren diseinuan erabiltzeko interesa ez dutenentzat. Vivado 2015.4 bertsiotik aurrera, Vivadoren Logic Analyzer eta Goi-mailako Sintesi eginbideak doakoak dira denentzat erabiltzeko. WebPACK helburuak, Arty Z7 barne. Logic Analyzer-ek arazketa-logikan laguntzen du, eta HLS tresnak C kodea zuzenean HDL-n konpilatzeko aukera ematen du.
Zynq plataformak oso egokiak dira txertatutako Linux helburuak izateko, eta Arty Z7 ez da salbuespena. Hasteko, Digilent-ek Petalinux proiektu bat eskaintzen du, Linux sistema batekin azkar martxan jarriko zaituena. Informazio gehiagorako, ikusi Arty Z7 Baliabide Zentroa (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Arty Z7 Xilinx-en SDSoC ingurunean ere erabil daiteke, horri esker FPGA programa bizkorrak eta bideo kanalizazioak erraz diseinatu ditzakezu C / C ++ ingurune oso batean. SDSoC-ri buruzko informazio gehiago lortzeko, ikusi Xilinx SDSoC gunea
(https://www.xilinx.com/products/design-tools/software-zone/sdsoc.html). Digilent-ek Linux euskarria duen bideo bidezko plataforma bat kaleratuko du SDSoC 2017.1 bertsiorako. Kontuan izan Arty Z7-10-en FPGA txikiagoa dela eta, oinarrizko bideoak prozesatzeko demoak bakarrik sartzen direla plataforma horrekin. Digilent-ek Arty Z7-20 gomendatzen du bideoak prozesatzeko interesa dutenentzat.
Vivado kaleratu baino lehenagoko Xilinx ISE / EDK tresna multzo zaharrak ezagutzen dituztenek Arty Z7 tresna multzo horretan erabiltzea ere aukeratu dezakete. Digilent-ek ez dauka material hori asko onartzeko, baina beti eskatu dezakezu laguntza Digilent Foroa (https://forum.digilentinc.com).
Elikatze-hornidurak
Arty Z7 Digilent USB-J-tik elika daitekeTAG-UART ataka (J14) edo beste elikatze-iturri batetik, hala nola bateria edo kanpoko elikadura iturri batetik. JP5 jumperak (pizteko etengailutik gertu) zein elika-iturri erabiltzen den zehazten du.
USB 2.0 ataka batek gehienez 0.5A korronte eman dezake zehaztapenen arabera. Horrek nahikoa potentzia eman beharko luke konplexutasun baxuagoko diseinuetarako. Aplikazio zorrotzagoak, plaka periferiko anitzak edo beste USB gailu batzuk gidatzen dituztenak barne, baliteke USB atakak eman dezakeena baino energia gehiago behar izatea. Kasu honetan, energia-kontsumoa handitu egingo da USB ostalariak mugatu arte. Muga hori asko aldatzen da ostalari-ordenagailuen fabrikatzaileen artean eta faktore askoren araberakoa da. Uneko mugan dagoenean, behin boltagErrailak beren balio nominalaren azpitik jaisten dira, Zynq-a Power-on Berrezarri seinalearen bidez berrezartzen da eta energia-kontsumoa bere balio inaktibora itzultzen da. Gainera, baliteke aplikazio batzuk exekutatu behar izatea ordenagailuaren USB atakara konektatuta egon gabe. Kasu horietan, kanpoko elikadura edo bateria erabil daiteke.
Kanpoko elikadura-iturri bat (adibidez, hormako garatxoa) erabil daiteke, korronte-konektorean (J18) konektatu eta JP5 jumpera "REG"-en ezarriz. Hornidurak 2.1 mm-ko barne-diametroko entxufea erabili behar du erdiguneko positibo bat, eta 7VDC-tik 15VDC-ra eman behar du. Hornigai egokiak Digilent-en eros daitezke webwebgunean edo DigiKey bezalako katalogo saltzaileen bidez. Energia hornidura boltag15 VDC-tik gorakoek kalte iraunkorrak eragin ditzakete. Arty Z7 osagarrien kitarekin kanpoko elikadura-iturri egoki bat sartzen da.
Kanpoko elikatze-iturria erabiltzearen antzera, Arty Z7 bateria erabil daiteke bateria blindaje-konektoreari erantsiz eta JP5 jertsea "REG" gisa jarriz. Bateriaren terminal positiboa J7-ko "VIN" etiketadun pinera konektatu behar da, eta terminal negatiboa J7-ko GND () etiketako pinera konektatu behar da.
Texas Instruments TPS65400 PMU ontziak beharrezko 3.3V, 1.8V, 1.5V eta 1.0V hornidurak sortzen ditu potentzia sarrera nagusitik. 1.1 taulak informazio osagarria eskaintzen du (korronte tipikoak Zynq konfigurazioaren araberakoak dira eta emandako balioak tamaina ertaineko / abiadurako diseinuetan ohikoak dira).
Arty Z7-k ez du pizteko etengailurik, beraz iturri bat JP5-rekin konektatzen eta hautatzen denean beti piztuko da. Zynq berrezartzeko korronte-iturria deskonektatu eta berriro konektatu gabe, SRST botoi gorria erabil daiteke. Potentzia adierazlearen LEDa () (LD13) piztuta dago hornidura errail guztiak beren bolumen nominalera iristen direneantage.
| Hornikuntza | Zirkuituak | Current (max/typical) |
| 3.3V | FPGA I / O, USB atakak, erlojuak, Ethernet, SD zirrikitua, Flash, HDMI | 1.6A / 0.1A 1.5A |
| 1.0V | FPGA, Ethernet nukleoa | 2.6A / 0.2A 2.1A |
| 1.5V | DDR3 | 1.8A / 0.1A 1.2A |
| 1.8V | FPGA osagarria, Ethernet I / O, USB kontrolagailua | 1.8A / 0.1A 0.6A |
1.1 taula. Arty Z7 korronte iturriak.
Zynq APSoC Arkitektura
Zynq APSoC bi azpisistema ezberdinetan banatzen da: Prozesatzeko Sistema (PS) eta Logika Programagarria (PL). 2.1 irudiak gainbehera erakusten duview Zynq APSoC arkitekturakoa, PS berde argi kolorekoa eta PL horia. Kontuan izan PCIe Gen2 kontrolagailua eta Gigabit anitzeko transzeigailuak ez daudela erabilgarri Zynq-7020 edo Zynq-7010 gailuetan. 
(https://reference.digilentinc.com/_detail/zybo/zyng1.png?id=reference%3Aprogrammable-logic%3Aarty-z7%3Areference-manual)
2.1 irudia Zynq APSoC arkitektura
PL Xilinx 7 serieko Artix FPGA baten ia berdina da, PS-rekin estu lotzen duten hainbat ataka eta autobus dedikatu dituela izan ezik. PL-ak ere ez du 7 serieko FPGA tipiko baten konfigurazio-hardware bera, eta zuzenean prozesadoreak edo J-ren bidez konfiguratu behar du.TAG portua.
PSak osagai ugari ditu, besteak beste, Aplikazio Prozesatzeko Unitatea (APU, Cortex-A2 9 prozesadore biltzen dituena), Mikrokontrolagailuen Bus Arkitektura Aurreratua (AMBA) Interkonexioa, DDR3 Memoria kontrolatzailea eta hainbat sarrera eta irteera 54 dedikaturekin multiplexatutako kontrolagailu periferikoekin. pinak (I / O Multiplexed edo MIO pin izenekoak). Sarrerak eta irteerak MIO pinetara konektatuta ez dituzten kontrolagailu periferikoek beren E / S PL bidez bideratu dezakete, Extended-MIO (EMIO) interfazearen bidez. Kontrolagailu periferikoak prozesadoreekin konektatzen dira esklabo gisa AMBA interkonexioaren bidez eta irakurgarri / idazteko kontrol erregistroak dituzte, prozesadoreen memoria espazioan zuzentzeko modukoak. Logika programagarria interkonexioarekin ere lotuta dago esklabo gisa, eta diseinuek FPGA ehunean hainbat nukleo inplementa ditzakete, bakoitzak kontrol helbideratze erregistroak ere baditu. Gainera, PLan inplementatutako nukleoek prozesadoreak eten ditzakete (3. irudian agertzen ez diren konexioak) eta DMA sarbidea DDR3 memorian egin dezakete.
Zynq APSoC arkitekturaren alderdi asko daude dokumentu honen esparrutik kanpo daudenak. Deskribapen osoa eta zehatza lortzeko, jo Zynq Erreferentzia Teknikoko eskuliburua ug585-Zynq-7000TRM [PDF]
2.1 taulan Arty Z7-ren MIO pinetara konektatuta dauden kanpoko osagaiak azaltzen dira. Zynq aurrezarpenak File gainean aurkitu Arty Z7 Baliabide Zentroa (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) EDK eta Vivado Designs-ra inporta daiteke, PS periferiko hauekin lan egiteko behar bezala konfiguratzeko.
| MIO 500 3.3 V | Periferikoak |
| Pin | ENET 0 | SPI Flash | USB 0 | Ezkutua | UART 0 |
| 0 (N / C) | |||||
| 1 | CS () | ||||
| 2 | DQ0 | ||||
| 3 | DQ1 | ||||
| 4 | DQ2 | ||||
| 5 | DQ3 | ||||
| 6 | SCLK () | ||||
| 7 (N / C) | |||||
| 8 | SLCK FB | ||||
| 9 | Ethernet berrezartzea | ||||
| 10 | Ethernet etena | ||||
| 11 | USB gaineko korrontea | ||||
| 12 | Ezkutuaren berrezarpena | ||||
| 13 (N / C) | |||||
| 14 | UART sarrera | ||||
| 15 | UART irteera |
| MIO 501 1.8V | Periferikoak | ||
| Pin | ENET 0 | USB 0 | SDIO 0 |
| 16 | TXCK | ||
| 17 | TXD0 | ||
| 18 | TXD1 | ||
| 19 | TXD2 | ||
| 20 | TXD3 | ||
| 21 | TXCTL | ||
| 22 | RXCK | ||
| 23 | RXD0 | ||
| 24 | RXD1 | ||
| 25 | RXD2 | ||
| 26 | RXD3 | ||
| 27 | RXCTL | ||
| 28 | DATUAK4 | ||
| 29 | DIR | ||
| 30 | STP | ||
| 31 | NXT | ||
| 32 | DATUAK0 | ||
| 33 | DATUAK1 | ||
| 34 | DATUAK2 | ||
| 35 | DATUAK3 | ||
| 36 | CLK | ||
| 37 | DATUAK5 | ||
| 38 | DATUAK6 | ||
| 39 | DATUAK7 | ||
| 40 | CCLK | ||
| 41 | CMD | ||
| 42 | D0 | ||
| 43 | D1 | ||
| 44 | D2 | ||
| 45 | D3 | ||
| 46 | BERREZARRI | ||
| 47 | CD | ||
| 48 (N / C) | |||
| 49 (N / C) | |||
| 50 (N / C) | |||
| 51 (N / C) | |||
| 52 | MDC | ||
| 53 | MDIO |
Zynq konfigurazioa
Xilinx FPGA gailuek ez bezala, APSoC gailuak, hala nola Zynq-7020, prozesadorearen inguruan diseinatuta daude, egitura logiko programagarriaren eta prozesatzeko sistemako txipeko beste periferiko guztien maisu gisa jarduten baitu. Horrek Zynq abiarazte prozesua FPGA baino mikrokontrolagailu baten antzekoagoa izatea eragiten du. Prozesu honek prozesadoreak Zynq Boot Image bat kargatu eta exekutatzea dakar, hau da, First S barnetage Bootloader (FSBL), logika programagarria konfiguratzeko bit-stream bat (aukerakoa) eta erabiltzailearen aplikazioa. Abio-prozesua hiru s-tan banatzen datages:
Stage 0
Arty Z7 piztu edo Zynq berrezarri ondoren (softwarean edo SRST sakatuta), prozesadoreetako bat (CPU0) BootROM izeneko irakurtzeko soilik den kode barruko pieza bat exekutatzen hasten da. Zynq piztu besterik ez bada, BootROM-ek lehenik moduen pin egoera moduko erregistroan sartuko du (modu pinak Arty Z4-ko JP7-ra lotuta daude). BootROM berrezarri den gertaera bat dela eta exekutatzen ari bada, orduan moduen pinak ez daude blokeatuta eta modu erregistroaren aurreko egoera erabiliko da. Horrek esan nahi du Arty Z7-k potentzia ziklo bat behar duela programazio moduko jertsean (JP4) edozein aldaketa erregistratzeko. Ondoren, BootROM-ek FSBL bat kopiatzen du modu erregistroak zehaztutako memoria ez lurrunkorreko formatik APUren barneko 256 KB RAM memoriara (On-Chip Memory edo OCM). FSBLa Zynq Boot Image batean bildu behar da BootROM-ek behar bezala kopiatu ahal izateko. BootROM-ek egiten duen azken gauza OCM-ko FSBL-ri exekuzioa ematea da.
Stage 1
S. honetan zehartage, FSBLk PS osagaiak konfiguratzen amaitzen du lehenik, hala nola DDR memoria kontrolatzailea. Ondoren, Zynq Boot Imagen bit-stream bat badago, irakurri eta PL konfiguratzeko erabiltzen da. Azkenik, erabiltzailearen aplikazioa memorian kargatzen da Zynq Boot Image-tik, eta exekuzioa ematen zaio.
Stage 2
Azken stage FSBLk kargatutako erabiltzaile-aplikazioaren exekuzioa da. Hau edozein motatako programa izan daiteke, "Hello World" diseinu sinple batetik hasi eta Bigarren S bateratage Abio-kargatzailea Linux bezalako sistema eragile bat abiarazteko erabiltzen da. Abiarazte prozesuaren azalpen zehatzago bat lortzeko, ikusi 6. kapitulua Zynq Erreferentzia Teknikoko eskuliburua (Laguntza [PDF]).
Zynq Boot Image sortu da Vivado eta Xilinx Software Development Kit (Xilinx SDK) abestiekin. Irudi hau sortzeari buruzko informazioa lortzeko, ikusi tresna hauetarako eskuragarri dagoen Xilinx dokumentazioa.
Arty Z7-k hiru abio modu desberdin onartzen ditu: microSD, Quad SPI Flash eta JTAG. Abiarazteko modua Mode jumper (JP4) erabiliz hautatzen da, eta horrek Zynq konfigurazio-pinen egoerari eragiten dio pizten ondoren. 3.1 irudiak Zynq konfigurazio-pinak Arty Z7-n nola konektatzen diren irudikatzen du.
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-config.png?d=reference%3Aprogrammable-ogic%3Aartyz7%3Areference-manual)
3.1 irudia. Arty Z7 konfigurazio pinak.
Hiru abio moduak hurrengo ataletan deskribatzen dira.
microSD abiarazte modua
Arty Z7-k J9 konektorean sartutako microSD txarteletik abiatzea onartzen du. Ondorengo prozedurak Zynq microSDtik abiarazteko aukera emango dizu Xilinx tresnekin sortutako Zynq Boot Irudi estandar batekin:
- Formatu microSD txartela FAT32 batekin file sistema.
- Kopiatu Xilinx SDK-rekin sortutako Zynq Boot irudia microSD txartelean.
- Aldatu izena microSD txarteleko Zynq Boot Irudia BOOT.bin izenarekin.
- Atera microSD txartela ordenagailutik eta sartu Arty Z9ko J7 konektorean.
- Erantsi energia iturri bat Arty Z7-ra eta hautatu JP5 erabiliz.
- Jarri jertse bakarra JP4-n, goiko bi pin laburtuta ("SD" etiketatuta).
- Piztu taula. Orain arbelak irudia microSD txartelean abiaraziko du.
Quad SPI Boot Mode
Arty Z7-k 16 MB-ko Quad-SPI Flash bat dauka, Zynq-k abia dezakeena. Xilinx-en eskuragarri dagoen dokumentazioak Xilinx SDK nola erabili deskribatzen du Zynq Boot Image Zynq-ri atxikitako Flash gailu batean programatzeko. Quad SPI Flash Zynq Boot Irudiarekin kargatu ondoren, urrats hauek jarraitu ahal izango dira bertatik abiatzeko:
- Erantsi energia iturri bat Arty Z7-ra eta hautatu JP5 erabiliz.
- Jarri jertse bakarra JP4-n, erdiko bi pin laburtuta ("QSPI" etiketatuta).
- Piztu taula. Taulak Quad SPI flashean gordetako irudia abiaraziko du orain.
JTAG Abiatzeko modua
J-n jartzen deneanTAG abiarazte moduan, prozesadoreak ordenagailu ostalari batek softwarea Xilinx tresnak erabiliz kargatu arte itxaron beharko du. Softwarea kargatu ondoren, posible da softwarea exekutatzen hastea edo lerro batetik bestera urratsa egitea Xilinx SDK erabiliz.
Gainera, PL zuzenean konfiguratu daiteke J-ren gaineanTAG, prozesadoretik independentea. Vivado Hardware Zerbitzaria erabiliz egin daiteke.
Arty Z7 Cascaded J-en abiarazteko konfiguratuta dagoTAG modua, PSra J beraren bidez sartzeko aukera ematen duenaTAG portua PL gisa. Arty Z7 Independent J-en abiaraztea ere posible daTAG modua JP2-n jauzi bat kargatuz eta laburtuz. Honek PSra ez da sartuko J ontzianTAG zirkuituak, eta PL soilik ikusiko da eskaneatze katean. J bidez PSra sartzekoTAG independentean, berriz, JTAG moduan, erabiltzaileek PJrako seinaleak bideratu beharko dituzteTAG periferikoa EMIO bidez, eta erabili kanpoko gailu bat harekin komunikatzeko.
Quad SPI Flash
Arty Z7-k Quad SPI serie NOR flasha du. Spansion S25FL128S taula honetan erabiltzen da. Multi-I / O SPI Flash memoria lurrunkorra ez den kodea eta datuak biltegiratzeko eskaintzen da. PS azpisistema hasieratzeko eta PL azpisistema konfiguratzeko erabil daiteke. Gailuaren atributu garrantzitsuak hauek dira:
- 16 MB ()
- x1, x2 eta x4 euskarria
- Autobusak 104 MHz arte (), Zynq konfigurazio tasak @ 100 MHz () onartzen ditu. Quad SPI moduan, 400 Mb-ra itzultzen da
- 3.3V-tik elikatua
SPI Flash Zynq-7000 APSoC-ra konektatzen da eta Quad SPI interfazea onartzen du. Horretarako MIO Bank 0/500 pin zehatzetarako konexioa behar da, zehazki MIO [1: 6,8], Zynq datu-orrian azaltzen den moduan. Quad-SPI feedback modua erabiltzen da, beraz qspi_sclk_fb_out / MIO [8] askatasunez txandakatzen uzten da eta 20K-ko tiraketa-erresistentzia batera soilik konektatzen da 3.3V-ra. Horrek FQSPICLK2 baino Quad SPI erlojuaren maiztasuna ahalbidetzen du (ikusi Zynq Technical Reference manual)
( ug585-Zynq-7000-TRM [PDF]) honi buruz gehiago jakiteko).
DDR memoria
Arty Z7-k IS43TR16256A-125KBL DDR3 memoria osagaiak ditu, maila bakarreko 16 biteko zabaleko interfazea eta guztira 512MiB-ko edukiera sortuz. DDR3 prozesadore azpisistemako (PS) memoria gogorreko kontrolagailuarekin konektatuta dago, Zynq dokumentazioan azaltzen den moduan.
PSk AXI memoria ataka interfazea, DDR kontroladorea, lotutako PHY eta I / O banku dedikatua ditu. DDR3 memoria interfazeak 533 MHz () / 1066 Mbps arteko abiadura onartzen du¹.
Arty Z7 40 ohmeko (+/-% 10) traza inpedantziarekin bideratu zen amaiera bakarreko seinaleetarako, eta erloju diferentziala eta estroboak 80 ohmotan (+/-% 10) ezarri ziren. DCI (Digitally Controlled Impedance) izeneko funtzioa erabiltzen da PS pinen diskoaren indarra eta amaiera inpedantzia traza inpedantziarekin lotzeko. Memoriaren aldetik, txip bakoitzak bere hil-amaieraren kalibrazioa eta indarra indartzen du 240 ohmeko erresistentzia erabiliz ZQ pinean.
Diseinu arrazoiak direla eta, bi datuen byte taldeak (DQ [0-7], DQ [8-15]) trukatu ziren. Efektu berdinarekin, byte taldeen barruko datu bitak ere trukatu ziren. Aldaketa hauek gardenak dira erabiltzailearentzat. Diseinuaren prozesu osoan zehar, Xilinx PCB jarraibideak jarraitu ziren.
Memoria txipek eta PS DDR bankuak 1.5 V horniduratik elikatzen dira. 0.75V-ko puntu erdiko erreferentzia erresistentzia banatzaile soil batekin sortzen da eta Zynq-k eskuragarri du kanpoko erreferentzia gisa.
Funtzionamendu egokia izateko, ezinbestekoa da PS memoria kontrolatzailea behar bezala konfiguratuta egotea. Ezarpenak benetako memoria zaporetik taulako traza atzerapenetara doaz. Zure erosotasunerako, Zynq aurrezarpenak file for Arty Z7-n eskaintzen da baliabide zentroa
(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) eta automatikoki konfiguratzen du Zynq Processing System IP core parametro egokiekin.
DDR3 errendimendu onena lortzeko, DRAM prestakuntza gaituta dago Xilinx tresnetako PS konfigurazio tresnako idazketa berdintzeko, irakurtzeko atea eta datuen begien aukerak irakurtzeko. Entrenamenduak dinamikoki egiten ditu kontroladoreak, taulen atzerapenak, prozesuen aldakuntzak eta noraeza termikoa kontuan hartzeko. Prestakuntza prozesurako abiapuntu balio egokienak memoria seinale batzuen taulako atzerapenak (hedapen atzerapenak) dira.
Kontseiluaren atzerapenak zehazten dira byte talde bakoitzerako. Parametro hauek taularen berariazkoak dira eta PCBaren arrastoaren luzeraren txostenetatik kalkulatu dira. DQS-tik CLK-ko atzerapenaren eta taularen atzerapenaren balioak Arty Z7 memoria interfazearen PCB diseinuaren arabera kalkulatzen dira.
Memoria kontroladorearen funtzionamenduari buruzko xehetasun gehiago lortzeko, ikusi Xilinx Zynq Erreferentzia Teknikoko eskuliburua ( ug585-Zynq-7000-TRM [PDF]).
¹Erlojuaren maiztasun maximoa 525 MHz da () Arty Z7-n PLL muga dela eta.
USB UART zubia (serieko ataka)
Arty Z7-k FTDI FT2232HQ USB-UART zubia (J14 konektoreari erantsia) dakar, ordenagailuko aplikazioak erabiltzeko
komunikatu arbelarekin COM ataka komando estandarrak erabiliz (edo TTY interfazea Linux-en). Gidariak Windows eta Linux bertsio berriagoetan instalatzen dira automatikoki. Serieko ataka datuak Zynq-rekin trukatzen dira bi hari serieko ataka (TXD / RXD) erabiliz. Kontrolatzaileak instalatu ondoren, I / O komandoak COM atarira zuzendutako ordenagailutik erabil daitezke serieko datuen trafikoa Zynq pinetan sortzeko. Portua PS (MIO) pinekin lotuta dago eta UART kontrolagailuarekin batera erabil daiteke.
Zynq aurrezarpenak file (eskuragarri Arty Z7 Baliabide Zentroa (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start))
MIO pin zuzenak UART 0 kontrolagailuarekin mapatzeaz arduratzen da eta protokolo-parametro lehenetsi hauek erabiltzen ditu: 115200 baud-tasa, 1 gelditzeko bit, parekotasunik gabe, 8 biteko karaktere luzera.
Ontziko bi LED LEDk ataka zeharkatzen duen trafikoari buruzko iritzia ematen dute: transmisio LEDa () (LD11) eta jasotze LEDa () (LD10). Norabidea adierazten duten seinale-izenak puntu-puntukoak dira.view DTEren (Datu Terminal Ekipamendua), kasu honetan ordenagailua.
FT2232HQ Digilent USB-J kontrolagailu gisa ere erabiltzen daTAG zirkuitua, baina USB-UART eta USB-JTAG funtzioak elkarrengandik erabat independenteak dira. FT2232ren UART funtzionalitatea bere diseinuan erabiltzeko interesa duten programatzaileek ez dute J-rekin kezkatu beharrikTAG UART datuen transferentziak oztopatzen dituen zirkuituak eta alderantziz. Bi ezaugarri horiek gailu bakarrean konbinatzeak Arty Z7 programatu, UART bidez komunikatu eta Micro USB kable bakar batekin konektatutako ordenagailu batetik elikatu ahal izango du.
FT2232HQ-ko UART kontroladorearen DTR seinalea JP12 bidez konektatzen da Zynq gailuko MIO1ra. Arduino IDEa Arty Z7-rekin lan egiteko portatu behar balitz, jauzi hau labur daiteke eta MIO12 erabil daiteke Arty Z7 "zirriborro berria jasotzeko prest" egoeran jartzeko. Horrek Arduino IDE abio-kargatzaile arrunten portaera imitatuko luke.
microSD Slot
Arty Z7-k MicroSD zirrikitua eskaintzen du (J9) lurrunkorra ez den kanpoko memoria biltegiratzeko eta baita Zynq abiarazteko ere. Zirrikitua Bank 1/501 MIO [40-47] kableatuta dago, Card Detect barne. PS aldean, SDIO 0 periferikoa pin horietara mapatuta dago eta SD txartelarekin komunikazioa kontrolatzen du. Pinout 7.1 taulan ikus daiteke. Kontrolagailu periferikoak 1 eta 4 biteko SD transferentzia moduak onartzen ditu baina ez du SPI modua onartzen. Oinarrian Zynq Erreferentzia Teknikoko eskuliburua ( Laguntza [PDF]), SDIO ostalari modua da onartzen den modu bakarra.
| Seinalearen izena | Deskribapena | Zynq Pin | SD zirrikituaren pin-a |
| SD_D0 | Datuak [0] | MIO42 | 7 |
| SD_D1 | Datuak [1] | MIO43 | 8 |
| SD_D2 | Datuak [2] | MIO44 | 1 |
| SD_D3 | Datuak [3] | MIO45 | 2 |
| SD_CCLK | Erlojua | MIO40 | 5 |
| SD_CMD | Agindua | MIO41 | 3 |
| SD_CD | Txartela Detektatzea | MIO47 | 9 |
7.1 taula. microSD pinout
SD zirrikitua 3.3V-tik elikatzen da baina MIO Bank 1/501 (1.8V) bidez konektatuta dago. Hori dela eta, TI TXS02612 maila aldagailu batek itzulpen hau egiten du. TXS02612 benetan 2 atakako SDIO ataka hedatzailea da, baina bere maila aldatzeko funtzioa bakarrik erabiltzen da. Konexio-diagrama 7.1 irudian ikus daiteke. Pin zuzenak mapatzea eta interfazea konfiguratzea Arty 7 Zynq aurrezarpenak kudeatzen ditu file, eskuragarri Arty Z7 Baliabide Zentroa (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-microsd.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
7.1 irudia. microSD zirrikituaren seinaleak
Abiadura txikiko eta abiadura handiko txartelak onartzen dira, erlojuaren maiztasun maximoa 50 MHz () izanik. 4. mailako txartela edo hobea da
gomendagarria.
SD 3.1 txarteletik abiarazteko moduari buruzko informazioa lortzeko XNUMX. Informazio gehiagorako kontsultatu Zynq Erreferentzia Teknikoko eskuliburua ( ug585-Zynq-7000-TRM [PDF]).
USB ostalaria
Arty Z7-k eskuragarri dauden bi PS USB OTG interfazeetako bat inplementatzen du Zynq gailuan. PHY gisa Microchip USB3320 USB 2.0 Transceiver Chip bat 8 biteko ALPI interfazearekin erabiltzen da. PHY-k HS-USB frontend fisiko osoa du, 480 Mb arteko abiadura onartzen duena. PHY MIO Bank 1/501-era konektatuta dago, 1.8V-ko elikadurarekin. Usb0 periferikoa PSan erabiltzen da, MIO bidez konektatuta [28-39]. USB OTG interfazea kapsulatutako ostalari gisa jarduteko konfiguratuta dago. USB OTG eta USB gailuen moduak ez dira onartzen.
Arty Z7 teknikoki "ostalari kapsulatua" da, ez baitu helburu orokorreko ostalari gisa kalifikatzeko beharrezko 150 µF kapazitantzia eskaintzen VBUSen. Posible da Arty Z7 aldatzea helburu orokorreko USB ostalariaren eskakizunak bete ditzan, C41 150 µF kondentsadore batekin kargatuta. PCBetan osagai txikiak soldatzen esperientziadunek soilik egin beharko lukete berriro lantzen. USB gailu periferiko askok ondo funtzionatuko dute C41 kargatu gabe. Arty Z7 kapsulatutako ostalari gisa edo helburu orokorreko ostalari gisa konfiguratuta dagoen ala ez, 500 mA eman ditzake 5V VBUS linean. Kontuan izan C41 kargatzeak Arty Z7 berrezarri dezakeela USB kapturatik elikatutako kapsulatutako Linux abiaraztean, ostalariaren ataka batera USB gailurik konektatuta dagoen ala ez. C41-ek USB ostalariaren kontrolagailua gaituta dagoenean eta VBUS pizteko etengailua (IC9) aktibatuta dagoenean sortzen duen korronte korronteak eragiten du hori.
Kontuan izan zure diseinuak USB ostalariaren ataka erabiltzen badu (txertatua edo erabilera orokorra), orduan Arty Z7 bateria edo horma egokitzaile baten bidez elikatu beharko litzatekeela energia gehiago emateko gai dena (hala nola Arty Z7 osagarrien kitean sartutakoa).
Ethernet PHY
Arty Z7-k Realtek RTL8211E-VL PHY erabiltzen du sareko konexiorako 10/100/1000 Ethernet ataka ezartzeko. PHY MIO Bank 501 (1.8V) konektatzen da eta interfazeak Zynq-7000 APSoC-rekin konektatzen ditu RGMII bidez datuetarako eta MDIO kudeaketarako. Eten-laguntza osagarria (INTB) eta berrezartzeko (PHYRSTB) seinaleak MIO10 eta MIO9 MIO pinetara konektatzen dira, hurrenez hurren.
9.1 irudia. Ethernet PHY seinaleak
Piztu ondoren, PHY negoziaketa automatikoa gaituta hasten da, 10/100/1000 esteken abiadurak eta full-duplex iragartzen ditu. Ethernet gaitzeko bazkide bat konektatuta badago, PHYk automatikoki lotura bat ezartzen du berarekin, baita Zynq konfiguratu gabe ere.
Egoera adierazleko bi LED daude trafikoan (LD45) eta baliozko esteka egoera (LD9) adierazten duen RJ-8 konektorearen ondoan. 9.1 taulan portaera lehenetsia agertzen da.
| Funtzioa | Izendatzailea | Estatua | Deskribapena |
| LOTURA | LD8 | Etengabe | 10/100/1000 esteka |
| 0.4 s piztuta, 2 s itzalita | Esteka, Energia Eraginkorra den Ethernet (EEE) modua | ||
| EKINTZA | LD9 | Keinuka | Transmititzen edo jasotzen |
9.1 taula. Ethernet egoeraren LEDak.
Zynq-ek bi Gigabit Ethernet kontrolagailu independente ditu. Ethernet MAC 10/100/1000 erdi/duplex osoa ezartzen dute. Bi hauetatik, GEM 0 PHY konektatuta dagoen MIO pinetan mapa daiteke. MIO bankua 1.8V-tik elikatzen denez, RGMII interfazeak 1.8V HSTL Class 1 kontrolatzaileak erabiltzen ditu. I/O estandar honetarako, 0.9 V-ko kanpoko erreferentzia bat eskaintzen da 501 bankuan (PS_MIO_VREF). Pin zuzenak mapatzea eta interfazea konfiguratzea Arty Z7 Zynq aurrezarpenak kudeatzen ditu file, eskuragarri Arty Z7 Baliabide Zentroa (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Aplikazio gehienetan PHY pizteko konfigurazio lehenetsia nahikoa izan daitekeen arren, MDIO busa kudeaketarako erabilgarri dago. RTL8211E-VL-ri 5 biteko 00001 helbidea esleitzen zaio MDIO busean. Erregistro irakurri eta idazteko komando sinpleen bidez, egoeraren informazioa irakur daiteke edo konfigurazioa aldatu. Realtek PHY-k oinarrizko konfiguraziorako erregistro mapa industriala jarraitzen du.
RGMII zehaztapenak jasotzeko (RXC) deitzen du eta erlojua (TXC) atzeratzeko datuen seinaleekiko (RXD [0: 3], RXCTL eta TXD [0: 3], TXCTL). Xilinx PCB jarraibideek ere atzerapen hori gehitzea eskatzen dute. RTL8211E-VL 2ns atzerapena txertatzeko gai da bai TXCan bai RXCn, taulen aztarnak luzeago egin beharrik izan ez dadin.
PHY 50 beretik erlojua da MHz () Zynq PS erlojua duen osziladorea. Bi kargen kapazitate parasitoa iturri bakar batetik bultzatzeko adina baxua da.
Ethernet sare batean, nodo bakoitzak MAC helbide bakarra behar du. Horretarako, Quad-SPI flasharen programazio bakarreko (OTP) eskualdea programatu da fabrikan, 48 biteko globalki bakarra den EUI-48/64 ™ identifikatzaile bateragarri batekin. OTP helbide barrutiak [0x20; 0x25] identifikatzailea dauka transmisioaren byteen ordenako lehen byta helbide txikienean dagoen identifikatzailea. Erreferentzia Flash memoriaren fitxa (http://www.cypress.com/file/177966/download) OTP eskualdeetara nola sartu jakiteko. Petalinux erabiltzerakoan, automatikoki kudeatzen da U-boot boot-loader-ean, eta Linux sistema automatikoki konfiguratzen da MAC helbide berezi hau erabiltzeko.
Gigabit Ethernet MAC erabiltzeari buruzko informazio gehiago lortzeko, ikusi Zynq Erreferentzia Teknikoko eskuliburua
( ug585-Zynq-7000-TRM [PDF]).
HDMI
Arty Z7-k bufferik gabeko HDMI portu bi ditu: iturburu portu bat J11 (irteera) eta konketa portu bat J10 (sarrera). Bi portuek HDMI motako A hargailuak erabiltzen dituzte, datuak eta erloju seinaleak amaituta eta zuzenean Zynq PLra konektatuta daudela.
HDMI eta DVI sistemek TMDS seinaleztapen estandar bera erabiltzen dute, Zynq PL erabiltzailearen I / O azpiegiturak zuzenean onartzen duena. Gainera, HDMI iturriak atzera bateragarriak dira DVI konketekin, eta alderantziz. Horrela, egokitzaile pasibo sinpleak (elektronika denda gehienetan eskuragarri) erabil daitezke DVI monitorea gidatzeko edo DVI sarrera onartzeko. HDMI hargailuak seinale digitalak bakarrik biltzen ditu, beraz DVI-D modua soilik posible da.
19 pin-eko HDMI konektoreak hiru datu kanal diferentzial ditu, bost erloju kanal diferentzial bat GND () konexioak, hari bakarreko Consumer Electronics Control (CEC) busa, bi harietako Display Data Channel (DDC) busa, funtsean I2C busa, Hot Plug Detect (HPD) seinalea, 5V-ko seinalea 50mA arte emateko gai dena , eta erreserbatutako (RES) pin bat. Potentziarik gabeko seinale guztiak Zynq PL-ra kableatuta daude RES izan ezik.
| Pin/Signal | J11 (iturria) | J10 (harraska) | ||
| Deskribapena | FPGA pin | Deskribapena | FPGA pin | |
| D [2] _P, D [2] _N | Datuen irteera | J18, H18 | Datuen sarrera | N20, P20 |
| D [1] _P, D [1] _N | Datuen irteera | K19, J19 | Datuen sarrera | T20, U20 |
| D [0] _P, D [0] _N | Datuen irteera | K17, K18 | Datuen sarrera | V20, W20 |
| CLK_P, CLK_N | Erlojuaren irteera | L16, L17 | Erlojuaren sarrera | N18, P19 |
| CEC | Kontsumo Elektronikaren Kontrola bidirekzionala (aukerakoa) | G15 | Kontsumo Elektronikaren Kontrola bidirekzionala (aukerakoa) | H17 |
| SCL, SDA | DDC noranzkoa (aukerakoa) | M17, M18 | DDC noranzkoa | U14, U15 |
| HPD / HPA | Hot plug-a detektatzeko sarrera (alderantzizkoa, aukerakoa) | R19 | Hot-plug baieztatu irteera | T19 |
10.1 taula. HDMI pinaren deskribapena eta esleipena.
TMDS seinaleak
HDMI / DVI abiadura handiko bideo korronte digitaleko interfazea da, trantsizioa gutxieneko seinale diferentziala (TMDS) erabiltzen duena. HDMI portuetako bat behar bezala erabiltzeko, Zynq PL-n estandarrak betetzen dituen transmisore edo hargailu bat ezarri behar da. Ezarpenaren xehetasunak eskuliburu honen eremutik kanpo daude. Ikusi bideo liburutegia IP Core biltegian Digilent GitHub (https://github.com/Digilent) erabiltzeko prest dagoen erreferentziazko IPa lortzeko.
Seinale laguntzaileak
Konketa prest dagoenean eta bere presentzia iragarri nahi duen bakoitzean, 5V0 hornidura pin-a HPD pinera konektatzen du. Arty Z7-n, Hot Plug Assert seinalea altu igoz egiten da. Kontuan izan hau DDC kanaleko esklabo bat Zynq PL-n inplementatu eta pantailako datuak transmititzeko prest egon ondoren bakarrik egin beharko litzatekeela.
Display Data Channel edo DDC pantaila (harraska) eta egokitzaile grafikoaren (iturria) arteko komunikazioa ahalbidetzen duten protokoloen bilduma da. DDC2B aldaera I2C-n oinarritzen da, autobus maisua iturria eta autobus esklabua harraska. Iturri batek HPD pinean maila altua hautematen duenean, DDC busaren harraska kontsultatzen du bideo gaitasunak lortzeko. Konketak DVI edo HDMI gaitasuna duen zehazten du eta zein bereizmen onartzen diren. Ondoren bakarrik hasiko da bideo transmisioa. Informazio gehiagorako jo VESA E-DDC zehaztapenak.
Consumer Electronics Control edo CEC aukerako protokoloa da, produktu desberdinen arteko HDMI kate batean kontrol mezuak pasatzea ahalbidetzen duena. Erabilera arrunt bat telebista da urrutiko unibertsaletik DVR edo satelite bidezko hargailura kontrolatzeko mezuak pasatzen dituena. Hari bakarreko protokoloa da, 3.3 V mailan, Zynq PL erabiltzailearen I / O pin batera konektatua. Haria hustubide irekian kontrolatu daiteke CEC hari arrunta partekatzen duten gailu anitzetarako. Informazio gehiago lortzeko, ikusi HDMI 1.3 edo berriagoen zehaztapenen CEC gehigarria.
Erlojuaren iturriak
Arty Z7-k 50 ematen du MHz () erlojua Zynq PS_CLK sarrerarekin, PS azpisistema bakoitzerako erlojuak sortzeko erabiltzen dena. 50 MHz () sarrerak prozesadoreak 650 maiztasun gehienez funtzionatzeko aukera ematen du MHz () eta DDR3 memoria kontrolagailua gehienez 525 MHz () (1050 Mbps) funtziona dezan. Arty Z7 Zynq aurrezarpenak file gunean eskuragarri Arty Z7 Baliabide Zentroa (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) Zynq prozesatzeko sistemaren IP nukleora inporta daiteke Vivado proiektu batean Zynq 50arekin lan egiteko behar bezala konfiguratzeko MHz () sarrera erlojua.
PSk lau erreferentziazko erlojuak sortzeko gai den PLL dedikatu bat du, bakoitza maiztasun finkagarriak dituena, PLan inplementatutako logika pertsonalizatua erloju daiteke. Gainera, Arty Z7-k kanpoko 125 bat eskaintzen du MHz () erreferentziazko erlojua zuzenean PLko H16 pinera. Kanpoko erreferentziazko erlojuak PLa PS-tik erabat independentea izatea ahalbidetzen du, prozesadorerik behar ez duten aplikazio sinpleetarako erabilgarria izan daiteke.
Zynq-en PLak maiztasun zehatzak eta fase erlazioak dituzten erlojuak sortzeko erabil daitezkeen MMCM eta PLLak ere biltzen ditu. PSko lau erreferentziazko erlojuak edo 125ak MHz () kanpoko erreferentziazko erlojua MMCM eta PLLetarako sarrera gisa erabil daiteke. Arty Z7-10-ek 2 MMCM eta 2 PLL ditu, eta Arty Z7-20-k 4 MMCM eta 4 PLL. Zynq PL erlojuaren baliabideen gaitasunen deskribapen osoa lortzeko, ikusi Xilinx-en eskuragarri dagoen "7 serieko FPGAs erloju baliabideen erabiltzailearen gida".
11.1 irudian Arty Z7an erabilitako erlojuaren eskema azaltzen da. Kontuan izan Ethernet PHY-ren erreferentziazko erlojua 125 gisa erabiltzen dela MHz () erreferentziazko erlojua PLra, horretarako osziladore dedikatu bat sartzearen kostua murrizteko. Gogoan izan CLK125 desgaituta egongo dela Ethernet PHY (IC1) hardware berrezarpenean mantentzen denean PHYRSTB seinalea baxua gidatuz.
11.1 irudia. Arty Z7 erlojua.
Oinarrizko I / O
Arty Z7 plakak bi koloretako LED bi, 2 etengailu, 4 botoidun eta banakako 4 LED ditu 12.1 irudian agertzen den moduan. Pultsadoreak eta irristagailu etengailuak serieko erresistentzien bidez konektatzen dira Zynq PL-era nahigabeko zirkuitulaburrek eragindako kalteak ekiditeko (zirkuitulaburra gerta liteke push botoiari edo diapositiba etengailuari esleitutako FPGA pin bat nahi gabe irteera gisa definituz gero). Lau botoiak "momentuko" etengailuak dira, normalean atsedenean daudenean irteera txikia sortzen dutenak eta sakatuta daudenean irteera altuak. Slide etengailuek sarrera altu edo baxu konstanteak sortzen dituzte kokapenaren arabera.
12.1 irudia. Arty Z7 GPIO ().
Eraginkortasun handiko lau LED indibidualak anodo bidez konektatuta daude Zynq PL-ra 330 ohm-ko erresistentzien bidez, beraz, bolumen handiko logiko bat denean piztuko dira.tage dagokien I/O pinean aplikatzen da. Erabiltzailearentzat eskuragarri ez diren LED gehigarriek piztea, PL programazioaren egoera eta USB eta Ethernet atakaren egoera adierazten dute.
Hiru koloretako LEDak
Arty Z7 plakak bi koloretako LED bi ditu. Tri-kolore bakoitza LED () barneko hiru LED txikien katodoak gidatzen dituzten hiru sarrera seinale ditu: bata gorria, urdina eta berdea. Kolore horietako bati dagokion seinalea altu gidatzeak barnekoa argituko du LED (). Sarrerako seinaleak Zynq PL-k bideratzen ditu seinaleak alderantzikatzen dituen transistorearen bidez. Hori dela eta, tri-kolorea argitzeko LED (), dagozkion seinaleak altuak izan behar dira. Tri-kolorea LED () unean argiztatzen ari diren barne LED konbinazioaren araberako kolorea igorriko du. Adibidezample, seinale gorriak eta urdinak altuak badira eta berdea baxua bada, tri-kolorea LED () kolore morea igorriko du.
Digilent-ek biziki gomendatzen du pultsuen zabaleraren modulazioa (PWM) erabiltzea hiru koloretako LEDak gidatzerakoan. Sarreretako edozein '1' logika egonkorrera gidatzeak LED () maila deseroso distiratsuan argiztatuta egotea. Hori ekidin dezakezu ziurtatuta hiru koloretako seinaleetako bat ere ez dela% 50eko betebehar zikloarekin baino gehiago gidatuko. PWM erabiltzeak hiru koloretako led kolorearen paleta potentziala ere asko zabaltzen du. Kolore bakoitzaren betebehar-zikloa% 50 eta% 0 artean banaka egokitzeak kolore desberdinak intentsitate desberdinetan argiztatzea eragiten du, ia edozein kolore bistaratzea ahalbidetuz.
Audio monoaren irteera
Sarten-Key Butterworth pasabide baxuko 13. ordenako iragazkiak gidatzen du audioko irteera monoa eskaintzen duen Sallen-Key Butterworth. Pasabide baxuko iragazkiaren zirkuitua 4 irudian ageri da. Iragazkiaren sarrera (AUD_PWM) Zynq PL pin R14.1-ra konektatuta dago. Sarrera digitala normalean FPGA-k sortutako pultsu zabalera modulatua (PWM) edo pultsu dentsitate modulatua (PDM) irekitako drainatze seinalea izango da. Seinalea baxu gidatu behar da '18' logikarako eta inpedantzia handian utzi behar da '0' logikarako. 1V-ko errail analogiko garbi batera ateratzeko erresistentziak bol egokia ezarriko dutage '1' logikorako. Sarrerako behe-iragazkiak berreraikitze iragazki gisa jardungo du pultsu-zabalera modulatutako seinale digitala bol analogiko batean bihurtzeko.tagaudio entzungailuaren irteeran.
(13.1 irudia. Audio Irteerako Zirkuitua.
Audioaren itzaltze seinalea (AUD_SD) audioaren irteera isilarazteko erabiltzen da. Zynq PL T17 pinarekin konektatuta dago. Audioaren irteera erabiltzeko, seinale hori altuera logikora eraman behar da.
SK Butterworth Behe-Pass iragazkiaren maiztasun erantzuna 13.2 irudian agertzen da. Zirkuituaren analisi alternatiboa NI Multisim 12.0 erabiliz egiten da.
13.2 irudia. Audio Irteerako Maiztasun Erantzuna.
Pultsu-zabaleraren modulazioa
Pultsu-zabalera modulatutako (PWM) seinalea maiztasun finko batzuetako pultsuen katea da, pultsu bakoitzak zabalera desberdina izan dezake. Seinale digital hau uhin forma digitala integratzen duen behe-iragazki soil batetik pasa daiteke bol analogikoa sortzekotagTarte batzuen batez besteko pultsu zabaleraren proportzionala (behe pasako iragazkiaren 3dB ebakitzeko maiztasunak eta pultsu maiztasunak zehazten dute tartea). Adibidezample, pultsuak altuak badira, batez beste, erabilgarri dagoen pultsu-aldiaren % 10ean, orduan integratzaile batek Vdd volaren % 10eko balio analogikoa sortuko du.tage. 13.1.1 irudiak PWM seinale gisa irudikatzen duen uhin forma erakusten du.
13.1.1 irudia. PWM uhin forma.
PWM seinalea integratu behar da bol analogiko bat definitzekotage. Pasabide baxuko iragazkia 3dB maiztasunak PWM maiztasuna baino txikiagoa den ordena izan behar du, horrela PWM maiztasuneko seinalearen energia seinaletik iragazi dadin. AdibidezampAdibidez, audio seinale batek 5 kHz-ko maiztasuneko informazioa eduki behar badu, PWM maiztasunak gutxienez 50 kHz-koa izan beharko luke (eta hobe, are handiagoa). Oro har, seinale analogikoaren fideltasunari dagokionez, zenbat eta PWM maiztasuna handiagoa izan, orduan eta hobeto. 13.1.2 irudiak PWM integratzaile baten irudikapena erakusten du irteerako bolumena ekoizten duenatage pultsu trena integratuz. Kontuan izan egoera egonkorreko iragazkiaren irteera-seinalea ampVdd-ko litude-erlazioa pultsu-zabalera betebehar-zikloaren berdina da (lan-zikloa pultsu-leiho-denborarekin zatituta pultsu-denbora gisa definitzen da).
Figure 13.1.2. PWM Output Voltage.
Berrezarri iturriak
Pizteko berrezarpena
Zynq PS-k kanpoko pizteko berrezarpen seinaleak onartzen ditu. Pizteko berrezarpena txip osoaren berrezarpen nagusia da. Seinale honek berrezartzeko gai den gailuko erregistro guztiak berrezartzen ditu. Arty Z7-k seinale hori TPS65400 potentzia-erregulatzailearen PGOOD seinaletik gidatzen du, sistema berrezarri dadin elikatze-iturri guztiak baliozkoak izan arte.
Programa Push Button Switch
PROG push etengailu batek, PROG etiketatua, Zynq PROG_B aktibatzen du. Honek PL berrezartzen du eta DONE baliogabetzea eragiten du. PL konfiguratu gabe egongo da prozesadoreak edo J bidez birprogramatu arteTAG.
Prozesadorearen azpisistema berrezartzea
Kanpoko sistema berrezartzeak, SRST etiketatua, Zynq gailua berrezartzen du arazketa-ingurunea trabarik gabe. Adibidezample, erabiltzaileak ezarritako aurreko eten-puntuek balio izaten jarraitzen dute sistema berrezarri ondoren. Segurtasun arazoak direla eta, sistema berrezartzeak PSren memoria eduki guztia ezabatzen du, OCM barne. PL sistema berrezartzean ere garbitzen da. Sistema berrezartzeak ez du abiarazte moduko uhala-pinak berriro itzultzea eragitenampLed.
SRST botoiak CK_RST seinalea txandakatzea eragiten du erantsitako ezkutuetan berrezarpena eragiteko.
Pmod Portuak
Pmod portuak 2 × 6 angelu zuzeneko 100 milako espazioko konektore emakumezkoak dira, 2 × 6 pin goiburu estandarrekin lotzen direnak. 12 pineko Pmod ataka bakoitzak 3.3V bi eskaintzen ditu VCC () seinaleak (6 eta 12 pinak), Lurreko bi seinale (5 eta 11 pinak) eta zortzi seinale logiko, 15.1 irudian agertzen den moduan. The VCC () eta Lurreko pinek korrontearen 1A arte eman dezakete, baina kontuz ibili behar da ontziko erregulatzaileen edo kanpoko elikatze iturriaren potentzia aurrekontua ez gainditzeko (ikusi "Energia hornidurak" atalean zerrendatutako 3.3V trenbide korrontearen mugak). .
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-pmod.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
15.1 irudia. Pmod Portu Diagrama
Digilent-ek Pmod osagarrien bilduma zabala sortzen du, Pmod hedapen-konektoreak erantsi ahal izateko A / D-ak, D / A-ak, motor-gidariak, sentsoreak eta bestelako funtzioak bezalako prest dauden funtzioak gehitzeko. Ikusi www.digilentinc.com (http://www.digilentinc.com) informazio gehiagorako.
Digilent FPGA plaketan aurkitutako Pmod ataka bakoitza lau kategoriatan kokatzen da: estandarra, MIO konektatua, XADC edo abiadura handikoa. Arty Z7-k bi Pmod portu ditu, biak abiadura handiko motakoak. Hurrengo atalean Pmod portu abiadura handiko mota azaltzen da.
Abiadura Handiko Pmods
Abiadura Handiko Pmods-ek datuen seinaleak bideratzen dituzte, inpedantziaren pareko diferentzialekin bat etorriz, gehienez aldatzeko abiadura lortzeko. Erresistentziak kargatzeko konpresak dituzte babes handiagoa lortzeko, baina Arty Z7-k 0-Ohm-eko shunt gisa kargatuta bidaltzen ditu. Serieko erresistentziak alboratuta, Pmods hauek ez dute babesik eskaintzen zirkuitulaburren aurka, baina aldatzeko abiadura askoz ere azkarragoak ematen dituzte. Seinaleak ondoko seinaleekin parekatuta daude ilara berean: 1 eta 2 pinak, 3 eta 4 pinak, 7 eta 8 pinak eta 9 eta 10 pinak.
Aztarnak 100 ohm (% +/-% 10) diferentzialera bideratzen dira.
Ataka honetako pinak muturreko seinale gisa erabiltzen badira, bikote akoplatuek gurutzekadurak ager ditzakete. Hori kezkagarria den aplikazioetan, seinaleetako bat lurrean jarri behar da (FPGAtik baxua gidatu) eta bere bikotea seinalea amaitutako seinalerako erabili.
Abiadura Handiko Pmod-ek babes-erresistentzien ordez 0 ohm-ko shuntak dituztenez, operadoreak neurriak hartu behar ditu galtza motzak sor ez ditzaten.
Arduino / chipKIT Shield Connector
Arty Z7 Arduino estandarretara eta chipKIT ezkutuetara konektatu daiteke funtzionalitate hedatua gehitzeko. Arty Z7 diseinatzerakoan arreta berezia jarri zen merkatuan dauden Arduino eta chipKIT blindaje gehienekin bateragarria dela ziurtatzeko. Blindagailuaren konektoreak 49 pin ditu Zynq PL-era konektatutako erabilera orokorreko I / O digitalak Arty Z7-20-n eta 26 Arty Z7-10-en. FPGAen malgutasuna dela eta, posible da pin hauek ia irakurtzeko / idazteko digitalak, SPI konexioak, UART konexioak, I2C konexioak eta PWM erabiltzeko. Horietako sei pin (AN0-AN5 etiketatuak) sarrera analogiko bakarreko sarrera gisa ere erabil daitezke 0V-3.3V bitartekoak, eta beste sei (AN6-11 etiketatuak) sarrera analogiko diferentzial gisa erabil daitezke.
Oharra: Arty Z7 ez da bateragarria 5V seinale digitalak edo analogikoak ateratzen dituzten ezkutuekin. 7V-tik gorako Arty Z5 ezkutuaren konektorean pinak gidatzeak Zynq-en kalteak sor ditzake.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield.png)
16.1 irudia. Ezkutu Pin Diagrama.
| Pin izena | Ezkutu Funtzioa | Arty Z7 konexioa |
| IO0–IO13 | Helburu orokorreko I / O pinak | Ikusi "Shield Digital I / O" izeneko atala |
| IO26–IO41, A (IO42) | Arty Z7-20 Helburu orokorreko I / O pinak | Ikusi "Shield Digital I / O" izeneko atala |
| SCL | I2C erlojua | Ikusi "Shield Digital I / O" izeneko atala |
| SDA | I2C datuak | Ikusi "Shield Digital I / O" izeneko atala |
| SCLK () | SPI erlojua | Ikusi "Shield Digital I / O" izeneko atala |
| MOSI () | SPI datuak atera | Ikusi "Shield Digital I / O" izeneko atala |
| MISO () | SPI datuak | Ikusi "Shield Digital I / O" izeneko atala |
| SS | SPI esklabo hautatzea | Ikusi "Shield Digital I / O" izeneko atala |
| A0–A5 | Muturreko sarrera analogikoa | Ikus "Shield Analog I / O" izeneko atala |
| A6–A11 | Sarrera analogiko diferentziala | Ikus "Shield Analog I / O" izeneko atala |
| Pin izena | Ezkutu Funtzioa | Arty Z7 konexioa |
| V_P, V_N | Sarrera analogiko diferentzial dedikatua | Ikus "Shield Analog I / O" izeneko atala |
| XGND | XADC lur analogikoa | XADC lurraren erreferentzia Zynq-n (VREFN) gidatzeko erabilitako sarera konektatuta. |
| XVREF | XADC Analog Voltage Erreferentzia | XADC vol. Gidatzeko erabiltzen den 1.25 V, 25mA errailera konektatutatagZynq-i buruzko erreferentzia (VREFP) |
| N/C | Ez dago konektatuta | Ez dago konektatuta |
| IOREF | I/O digitala Voltage erreferentzia | Arty Z7 3.3V korronte-trenera konektatuta (ikusi "Energia hornidurak" atala) |
| RST | Berrezarri ezkutura | Zynq-ren "SRST" botoia gorrira eta MIO pin 12ra konektatuta. JP1 laburmetraia denean, FTDI USB-UART zubiaren DTR seinalera ere konektatzen da. |
| 3V3 | 3.3V trenbide elektrikoa | Arty Z7 3.3V korronte-trenera konektatuta (ikusi "Energia hornidurak" atala) |
| 5V0 | 5.0V trenbide elektrikoa | Arty Z7 5.0V korronte-trenera konektatuta (ikusi "Energia hornidurak" atala) |
| GND (), G | Lurra | Arty Z7 Lurreko planoarekin konektatuta |
| VIN | Potentzia Sarrera | Kanpoko energia hornidura konektorearekin paraleloan konektatua (J18). |
16.1 taula. Shield Pin Deskribapenak.
Shield Digital I / O
Zynq PLra zuzenean konektatutako pinak erabilera orokorreko sarrera edo irteera gisa erabil daitezke. Pin hauek I2C, SPI eta erabilera orokorreko I/O pinak daude. FPGAren eta I/O pin digitalen artean 200 Ohm serieko erresistentzia daude ustekabeko zirkuitu laburren aurkako babesa ematen laguntzeko (serieko erresistentziarik ez duten AN5-AN0 seinaleak eta AN6-AN12 seinaleak izan ezik. 100 Ohm serieko erresistentziak). Eragiketa bolumen maximo absolutua eta gomendatuatagpin hauetarako es beheko taulan azaltzen dira.
IO26-IO41 eta A (IO42) ez dira eskuragarriak Arty Z7-10-en. Gainera, AN0-AN5 ezin da I / O digital gisa erabili Arty Z7-10-en. Zynq-7010ean I / O pin gutxiago egoteagatik gertatzen da hori Zynq-7020n baino.
| Gutxieneko Vol. Absolutuatage | Gomendatutako gutxieneko bolumen eragileatage | Gomendatutako gehienezko bolumen operatiboatage | Bolumen maximo absolutuatage | |
| Powered | -0.4 V | -0.2 V | 3.4 V | 3.75 V |
| unpowered | -0.4 V | N/A | N/A | 0.55 V |
16.1.1 taula. Shield Digital Voltages.Zynq PL-ra konektatuta dauden pinen ezaugarri elektrikoei buruzko informazio gehiago lortzeko, ikusi Zynq-7000 datu-orria
(ds187-XC7Z010-XC7Z020-Data-Sheet) Xilinx-etik.
Shield I / O analogikoa
A0-A11 eta V_P/V_N etiketatutako pinak Zynq-eko XADC modulurako sarrera analogiko gisa erabiltzen dira. Zynq-ek sarrerak 0-1 V bitartekoak direla espero du. A0-A5 etiketadun pinetan kanpoko zirkuitu bat erabiltzen dugu sarrerako bolumena txikitzeko.tag3.3V-tik e. Zirkuitu hau 16.2.1 irudian ageri da. Zirkuitu horri esker, XADC moduluak edozein vol. Zehaztasunez neur dezaketage 0V eta 3.3V artean (Arty Z7-ren aldean GND ()) pin horietako edozeinetan aplikatzen dena. A0-A5 etiketatutako pinak sarrera edo irteera digital gisa erabili nahi badituzu, zuzenean ere konektatzen dira Zynq PL-ra Arty Z16.2.1-7-ko erresistentzia banatzaile zirkuituaren aurretik (20 irudian ere agertzen da). Konexio osagarri hau ez da Arty Z7-10ean egiten, horregatik seinale horiek sarrera analogiko gisa soilik erabil daitezke aldaera horretan.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield-an.png)
16.2.1 irudia. Muturreko sarrera analogikoak.
A6-A11 etiketatutako pinak zuzenean konektatzen dira Zynq PLn gai analogikoko 3 pare batera, aliasaren aurkako iragazki baten bidez. Zirkuitu hau 16.2.2 irudian ageri da. Pin-pare hauek bolumen batekin sarrera analogiko diferentzial gisa erabil daitezketag0-1V arteko aldea. Zenbaki bikoitiak bikotearen pin positiboetara konektatzen dira eta zenbaki bakoitiak pin negatiboetara (beraz, A6 eta A7 sarrera analogikoa osatzen dute A6 positiboa eta A7 negatiboa). Kontuan izan kondentsadorearen padak dauden arren, ez daudela pin hauetarako kargatuta. FPGAren analogiko gai diren pinak FPGA digitaleko pin normal gisa ere erabil daitezkeenez, pin hauek ere erabil daitezke I/O digitalerako.
V_P eta V_N etiketatutako pinak FPGAren VP_0 eta VN_0 sarrera analogiko dedikatuetara konektatuta daude. Pin pare hau bolumen batekin sarrera analogiko diferentzial gisa ere erabil daiteketage 0-1V artean, baina ezin dira I/O digital gisa erabili. Pin pare honetarako 16.2.2 irudian agertzen den zirkuituko kondentsadorea Arty Z7n kargatzen da.
16.2.2 irudia. Sarrera analogiko diferentzialak.
Zynq-ren XADC nukleoa kanal bikoitzeko 12 biteko analogiko-digital bihurgailua da, 1 MSPSn funtzionatzeko gai dena. Kanal biak ezkutu pinetara konektatutako sarrera analogikoetatik edozeinetan gidatu daitezke. XADC nukleoa erabiltzaileen diseinu batetik kontrolatu eta atzitzen da Birkonfigurazio Dinamikoko Ataka (DRP) bidez. DRP-k boltagFPGAren potentzia-errail bakoitzean dauden monitoreak eta FPGAren barneko tenperatura sentsore bat. XADC nukleoa erabiltzeari buruzko informazio gehiago lortzeko, ikusi "7 Series FPGAs and Zynq-7000 All Programable SoC XADC Dual 12-Bit 1 MSPS Analog-Digital Converter" izeneko Xilinx dokumentua. XADC nukleora zuzenean atzitzeko aukera dago PS erabiliz, "PS-XADC" interfazearen bidez. Interfaze hau osorik deskribatzen da 30. kapituluan Zynq
Erreferentziako eskuliburu teknikoa ( ug585-Zynq-7000-TRM [PDF]). rm (https://reference.digilentinc.com/tag/rm?do=showtag&tag=rm), dok (https://reference.digilentinc.com/tag/doc?do=showtag&tag=doc), arty-z7
(https://reference.digilentinc.com/tag/arty-z7?do=showtag&tag=arty-z7)
Harpidetu gure Buletinera
| Izena |
| Abizena |
| Helbide elektronikoa |
| Gure Bazkideak Xilinx Unibertsitatea Egitaraua (https://store.digilentinc.com/partneuniversity-program/) Bazkide Teknologikoak (https://store.digilentinc.com/technolpartners/) Banatzaileak (https://store.digilentinc.com/ourdistributors/) |
Laguntza Teknikoa Foroa (https://forum.digilentinc.com) Erreferentzia Wiki (https://reference.digilentinc.com) Jarri gurekin harremanetan (https://store.digilentinc.com/contactus/) |
| Bezeroaren informazioa(https://youtube.com/user/digilentinc) OHIKO GALDERAK(https://resource.digilentinc.com/verify) Dendaren informazioa (https://store.digilentinc.com/store-info/) |
Enpresaren informazioa
Guri buruz |
Dokumentuak / Baliabideak
 |
DIGILENT Garapen Batzordea Arty Z7 [pdfErabiltzailearen eskuliburua Garapen Batzordea Arty Z7 |
