altera Nios V Txertatutako Prozesadorearen Erabiltzailearen Gida

Edukiak ezkutatu

1 altera Nios V prozesadore txertatua

2 Zehaztapenak

3 Nios V prozesadorearen hardware sistemaren diseinua

4 Nios V prozesadorearen software sistemaren diseinua

5 Nios V prozesadorearen konfigurazio eta abiarazteko irtenbideak

6 Dokumentuak / Baliabideak

6.1 Erreferentziak

altera Nios V prozesadore txertatua

Zehaztapenak

Produktuaren izena: Nios V prozesadorea
Softwarearen bateragarritasuna: Quartus Prime software eta plataforma diseinatzailea
Prozesadore mota: Altera FPGA
Memoria Sistema: Memoria Hegazkorra eta Ez-Hegazkorra
Komunikazio Interfazea: UART Agente

Nios V prozesadorearen hardware sistemaren diseinua

Nios V prozesadorearen hardware sistema diseinatzeko, jarraitu urrats hauek:

Sortu Nios V prozesadorearen sistemaren diseinua Platform Designer erabiliz.
Integratu sistema Quartus Prime proiektuan.
Memoria lurrunkorra eta ez-lurrunkorra barne hartzen dituen memoria-sistema bat diseinatu.
Erlojuak ezarri eta jardunbide egokiak berrezartzea.
Esleitu lehenetsitako eta UART agenteak funtzionamendu eraginkorra lortzeko.

Nios V prozesadorearen software sistemaren diseinua

Nios V prozesadorearen software sistema diseinatzeko:

Jarraitu Nios V prozesadorearen software garapen fluxuari.
Sortu Batzordearen Laguntza Pakete Proiektua eta Aplikazio Proiektua.

Nios V prozesadorearen konfigurazio eta abiarazteko irtenbideak

Nios V prozesadorea konfiguratzeko eta abiarazteko:

Ulertu konfigurazio eta abio irtenbideen sarrera.
Lotu aplikazioak funtzionamendu ezin hobea lortzeko.

View Fullscreen

Nios® V prozesadore txertatuari buruz
1.1. Altera® FPGA eta prozesadore txertatuakview
Altera FPGA gailuek mikroprozesadore oso baten moduan funtzionatzen duen logika inplementatu dezakete, aukera asko eskainiz.
Mikroprozesadore diskretuen eta Altera FPGAren arteko desberdintasun garrantzitsu bat da Altera FPGA ehunak ez duela logikarik pizten denean. Nios® V prozesadorea RISC-V zehaztapenean oinarritutako jabetza intelektual leuneko (IP) prozesadore bat da. Nios V prozesadorean oinarritutako sistema batean softwarea exekutatu aurretik, Altera FPGA gailua Nios V prozesadore bat duen hardware diseinu batekin konfiguratu behar duzu. Nios V prozesadorea Altera FPGAko edozein lekutan jar dezakezu, diseinuaren eskakizunen arabera.

Zure Altera® FPGA IP oinarritutako sistema txertatua mikroprozesadore diskretu batean oinarritutako sistema gisa joka dezan, zure sistemak honako hauek izan beharko lituzke: · AJTAG Altera FPGA konfigurazioa, hardwarea eta softwarea onartzen dituen interfazea
depurazioa · Altera FPGA konfigurazio mekanismo bat piztean
Zure sistemak gaitasun hauek baditu, zure diseinua hobetzen has zaitezke Altera FPGA-n kargatutako hardware diseinu aurrez probatu batetik abiatuta. Altera FPGA bat erabiltzeak zure diseinua azkar aldatzeko aukera ematen dizu arazoak konpontzeko edo funtzionalitate berriak gehitzeko. Hardware diseinu berri hauek erraz probatu ditzakezu Altera FPGA zure sistemaren J erabiliz berriro konfiguratuz.TAG interfazea.
JTAG interfazeak hardware eta software garapena onartzen du. J erabiliz zeregin hauek egin ditzakezuTAG interfazea: · Konfiguratu Altera FPGA · Deskargatu eta araztatu softwarea · Komunikatu Altera FPGArekin UART antzeko interfaze baten bidez (JTAG UART
terminala) · Depurazio hardwarea (Signal Tap txertatutako logika analizatzailearekin) · Programaren flash memoria
Altera FPGA Nios V prozesadore batean oinarritutako diseinu batekin konfiguratu ondoren, software garapen fluxua mikrokontrolagailu diskretuen diseinuen fluxuaren antzekoa da.

Informazio erlazionatua · AN 985: Nios V prozesadorearen tutoriala
Nios V prozesadore sistema sinple bat sortzeari eta Hello World aplikazioa exekutatzeari buruzko hasiera azkarreko gida.
© Altera Corporation. Altera, Alteraren logotipoa, `a` logotipoa eta beste Alteraren markak Altera Corporation-en marka erregistratuak dira. Alterak edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du, edozein unetan, abisurik gabe. Alterak ez du inolako erantzukizunik hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik, Alterak berariaz idatziz adosten ez badu izan ezik. Alterako bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea, argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. *Beste izen eta marka batzuk beste batzuen jabetzatzat har daitezke.

1. Nios® V prozesadore txertatuari buruz 726952 | 2025.07.16
· Nios V prozesadorearen erreferentzia eskuliburua Nios V prozesadorearen errendimendu-erreferentziak, prozesadorearen arkitektura, programazio-eredua eta nukleoaren inplementazioari buruzko informazioa ematen du.
· IP periferiko txertatuen erabiltzailearen gida · Nios V prozesadorearen software garatzailearen eskuliburua

Nios V prozesadorearen software garapen ingurunea, eskuragarri dauden tresnak eta Nios V prozesadorean exekutatzeko softwarea eraikitzeko prozesua deskribatzen ditu. · Ashling* RiscFree* Altera FPGAentzako Garapen Ingurune Integratua (IDE) Erabiltzailearen Gida Altera FPGAentzako Arm* oinarritutako HPS eta Nios V nukleo prozesadoreentzako RiscFree* garapen ingurune integratua (IDE) deskribatzen du. · Nios V Prozesadorearen Altera FPGA IP Argitalpen Oharrak
1.2. Quartus® Prime software-laguntza
Nios V prozesadorearen eraikuntza-fluxua desberdina da Quartus® Prime Pro Edition softwarearentzat eta Quartus Prime Standard Edition softwarearentzat. Ikusi AN 980: Nios V prozesadorearen Quartus Prime softwarearen laguntza desberdintasunei buruzko informazio gehiago lortzeko.
Informazio erlazionatua AN 980: Nios V prozesadorea Quartus Prime softwarearen laguntza
1.3. Nios V prozesadorearen lizentziak
Nios V prozesadore aldaera bakoitzak bere lizentzia-giltza du. Lizentzia-giltza eskuratu ondoren, lizentzia-giltza bera erabil dezakezu Nios V prozesadore proiektu guztietarako iraungitze-datara arte. Nios V Prozesadorearen Altera FPGA IP lizentziak doan eskura ditzakezu.
Nios V prozesadorearen lizentzia-gakoen zerrenda Altera FPGA Autozerbitzuko Lizentzien Zentroan dago eskuragarri. Egin klik Ebaluaziorako Izena eman edo Doako Lizentzia fitxan eta hautatu dagokien aukerak eskaera egiteko.
1. irudia. Altera FPGA Autozerbitzuko Lizentzien Zentroa

Lizentzia-giltzekin, hau egin dezakezu:
Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 7

1. Nios® V prozesadore txertatuari buruz 726952 | 2025.07.16
· Inplementatu Nios V prozesadore bat zure sisteman. · Simulatu Nios V prozesadore sistema baten portaera. · Egiaztatu diseinuaren funtzionaltasuna, hala nola tamaina eta abiadura. · Sortu gailuaren programazioa files. · Programatu gailu bat eta egiaztatu diseinua hardwarean.
Ez duzu lizentziarik behar Ashling* RiscFree* IDE-n Altera FPGAetarako softwarea garatzeko.
Informazio erlazionatua · Altera FPGA autozerbitzuko lizentzia-zentroa
Nios V prozesadorearen Altera FPGA IP lizentzia-giltzak lortzeari buruzko informazio gehiago lortzeko. · Altera FPGA softwarearen instalazioa eta lizentziak Altera FPGA softwarearen lizentziak lortzeari eta lizentzia finko bat eta sareko lizentzia-zerbitzari bat konfiguratzeari buruzko informazio gehiago lortzeko.
1.4. Sistema Txertatuen Diseinua
Hurrengo irudiak Nios V prozesadorean oinarritutako sistemaren diseinu-fluxu sinplifikatu bat erakusten du, hardware eta software garapena barne.

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 8

Bidali Iritzia

1. Nios® V prozesadore txertatuari buruz 726952 | 2025.07.16

2. irudia.

Nios V prozesadorearen sistemaren diseinu-fluxua
Sistemaren kontzeptua

Sistemaren eskakizunak aztertu

Nios® V
Prozesadoreen nukleoak eta osagai estandarrak

Definitu eta sortu sistema hemen
Plataforma diseinatzailea

Hardware Fluxua: Intel Quartus Prime Proiektua Integratu eta Konpilatu

Softwarearen fluxua: Nios V proposamen-softwarea garatu eta eraiki

Hardwarearen fluxua: FPGAren diseinua deskargatu
Helburuko taulara

Software-fluxua: Nios V prozesadorearen softwarea probatu eta arazteko

Softwareak ez ditu zehaztapenak betetzen?
Bai
Hardwarea Ez Zehaztapenak betetzen ditu? Bai
Sistema osatuta

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 9

726952 | 2025.07.16/XNUMX/XNUMX Bidali iritzia

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin

3. irudia.

Hurrengo diagramak Nios V prozesadorearen hardware diseinu tipikoa erakusten du. Nios V prozesadore sistemaren hardware diseinu fluxua

Hasi

Nios V Nukleoak eta Osagai Estandarrak

Erabili Plataforma Diseinatzailea Nios V-n oinarritutako sistema bat diseinatzeko
Plataforma Diseinatzailearen Diseinua Sortu

Integratu Plataforma Diseinatzaile Sistema Intel Quartus Prime Proiektuarekin
Pinen kokapenak, denbora-eskakizunak eta bestelako diseinu-murrizketak esleitu
Konpilatu hardwarea helburuko gailurako Intel Quartus Prime-n

Deskargatzeko prest
2.1. Nios V prozesadore sistemaren diseinua sortzea plataforma-diseinatzailearekin
Quartus Prime softwareak Platform Designer sistemaren integrazio tresna barne hartzen du, eta horrek Nios V prozesadorearen IP nukleoa eta beste IP batzuk Altera FPGA sistemaren diseinu batean definitzeko eta integratzeko zeregina errazten du. Platform Designer-ek automatikoki sortzen du elkarrekiko lotura logika zehaztutako goi-mailako konexiotik abiatuta. Elkarrekiko lotura automatizazioak sistema mailako HDL konexioak zehazteko denbora asko eskatzen duen zeregina ezabatzen du.
© Altera Corporation. Altera, Alteraren logotipoa, `a` logotipoa eta beste Alteraren markak Altera Corporation-en marka erregistratuak dira. Alterak edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du, edozein unetan, abisurik gabe. Alterak ez du inolako erantzukizunik hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik, Alterak berariaz idatziz adosten ez badu izan ezik. Alterako bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea, argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. *Beste izen eta marka batzuk beste batzuen jabetzatzat har daitezke.

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin
726952 | 2025.07.16

Sistemaren hardware-eskakizunak aztertu ondoren, Quartus Prime erabiltzen duzu zure sistemak behar dituen Nios V prozesadorearen nukleoa, memoria eta beste osagai batzuk zehazteko. Plataforma-diseinatzaileak automatikoki sortzen du interkonexio-logika osagaiak hardware-sisteman integratzeko.

2.1.1. Nios V prozesadorearen Altera FPGA IP instantziatzea

Prozesadorearen IP nukleoen edozein instantzia sor dezakezu Platform Designer IP Catalog Processors and Peripherals Embedded Processors atalean.

Prozesadore bakoitzaren IP nukleoak konfigurazio aukera desberdinak onartzen ditu bere arkitektura berezian oinarrituta. Konfigurazio hauek defini ditzakezu zure diseinu beharretara hobeto egokitzeko.

1. taula.

Konfigurazio Aukerak Core Aldaera Guztietan

Konfigurazio aukerak

Nios V/c prozesadorea

Nios V/m prozesadorea

Araztu Erabilera Berrezarri Eskaera

—

Tranpak, salbuespenak eta etenaldiak

CPU Arkitektura

ECC

Cacheak, eskualde periferikoak eta TCMak

—

Argibide pertsonalizatuak

—

Bloke-urratsa

—

Nios V/g prozesadorea

2.1.1.1. Nios V/c mikrokontrolagailu trinkoa Altera FPGA IP instantziatzea 4. irudia. Nios V/c mikrokontrolagailu trinkoa Altera FPGA IP

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 11

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin
726952 | 2025.07.16

2.1.1.1.1. CPU Arkitektura fitxa

2. taula.

CPU Arkitektura fitxa

Ezaugarri

Deskribapena

Avalon® interfazea gaitu Avalon interfazea gaitzen du instrukzio-kudeatzailearentzat eta datu-kudeatzailearentzat. Desgaituta badago, sistemak AXI4-Lite interfazea erabiltzen du.

mhartid Gizarte Erantzukizun Korporatiboko balioa

· IP aukera baliogabea. · Ez erabili mhartid CSR balioa Nios V/c prozesadorean.

2.1.1.1.2. Berrezarri eskaera fitxa erabili

3. taula.

Erabili Berrezarri Eskaera Fitxa Parametroa

Erabili Berrezarri Eskaera Fitxa

Deskribapena

Gehitu Berrezarri Eskaera Interfazea

· Gaitu aukera hau berrezartze-ataka lokalak erakusteko, non maisu lokal batek erabil ditzakeen Nios V prozesadorea berrezartzeko, Nios V prozesadore-sistemako beste osagaiei eragin gabe.
Berrezarri interfazeak sarrerako berrezartze seinale bat eta irteerako ack seinale bat ditu.
· Nios V prozesadorearen nukleoa berrezartzeko eska dezakezu resetreq seinalea berretsiz.
· Resetreq seinalea baieztatuta mantendu behar da prozesadoreak ack seinalea baieztatu arte. Seinalea baieztatuta mantentzen ez bada, prozesadorea egoera ez-determinista batean egon daiteke.
Nios V prozesadoreak berrezarpena arrakastatsua izan dela erantzuten du ack seinalea baieztatuz.
· Prozesadorea behar bezala berrezarri ondoren, ack seinalearen baieztapena hainbat aldiz gerta daiteke aldian-aldian, resetreq seinalearen baieztapena desegin arte.

2.1.1.1.3. Tranpak, Salbuespenak eta Etenaldiak fitxa

4. taula.

Tranpak, salbuespenak eta etenaldiak fitxaren parametroak

Tranpak, salbuespenak eta etenaldiak

Deskribapena

Berrezarri agentea

Berrezarri Offset

Oharra:

Plataforma Diseinatzaileak aukera Absolutua eskaintzen du, eta horri esker, Berrezarri Desplazamenduan helbide absolutu bat zehaztu dezakezu. Erabili aukera hau berrezartze bektorea gordetzen duen memoria prozesadore sistematik eta azpisistemetatik kanpo dagoenean.

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 12

Bidali Iritzia

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin
726952 | 2025.07.16

2.1.1.1.4. ECC fitxa

5. taula.

ECC fitxa

ECC

Gaitu erroreen detekzioa eta egoeraren berri ematea

Deskribapena
· Gaitu aukera hau Nios V prozesadorearen barneko RAM blokeetarako ECC funtzioa aplikatzeko. · ECC funtzioek 2 biteko erroreak detektatzen dituzte eta honako portaeraren arabera erreakzionatzen dute:
— 1 biteko errore zuzengarria bada, prozesadoreak funtzionatzen jarraitzen du prozesadore-hodian errorea zuzendu ondoren. Hala ere, zuzenketa ez da islatzen iturburu-memorietan.
— Erroreak zuzenketarik ez badu, prozesadoreak funtzionatzen jarraitzen du prozesadorearen hodibidean eta iturburu-memorietan zuzendu gabe, eta horrek prozesadorea egoera ez-determinista batean sartzea eragin dezake.

2.1.1.2. Nios V/m mikrokontrolagailuaren Altera FPGA IP instantziazioa 5. irudia. Nios V/m mikrokontrolagailuaren Altera FPGA IP

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 13

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin
726952 | 2025.07.16

2.1.1.2.1. Arazketa fitxa

6. taula.

Arazketa fitxaren parametroak

Arazketa fitxa

Deskribapena

Gaitu arazketa
Gaitu Berrezarri Arazketa Modulutik

· Gaitu aukera hau J gehitzekoTAG helburuko konexio-modulua Nios V prozesadorearekin. · JTAG helburuko konexio-moduluak Nios V prozesadorearekin konektatzea ahalbidetzen du honen bidez
JTAG FPGAren interfaze pinak. · Konexioak oinarrizko gaitasun hauek eskaintzen ditu:
— Abiarazi eta gelditu Nios V prozesadorea — Aztertu eta editatu erregistroak eta memoria. — Deskargatu Nios V aplikazioa .elf file exekuzio-garaian prozesadorearen memoriara bidez
niosv-download. — Nios V prozesadorean exekutatzen ari den aplikazioa araztatu · Konektatu dm_agent portua prozesadorearen instrukziora eta datu-busera. Ziurtatu bi busen arteko oinarrizko helbidea berdina dela.
· Gaitu aukera hau dbg_reset_out eta ndm_reset_in portuak agerian uzteko. · JTAG arazitzailea edo niosv-download -r komandoak dbg_reset_out abiarazten du, eta horrek
Nios V prozesadoreari portu honetara konektatzen diren sistemaren periferikoak berrezartzeko aukera ematen dio. · dbg_reset_out interfazea ndm_reset_in-era konektatu behar duzu, berrezartzearen ordez.
prozesadorearen nukleoa eta tenporizadorearen modulua berrezartzeko interfazea. Ezin duzu dbg_reset_out interfazea berrezartzeko interfazearekin konektatu portaera zehaztugabea saihesteko.

2.1.1.2.2. Berrezarri eskaera fitxa erabili

7. taula.

Erabili Berrezarri Eskaera Fitxa Parametroa

Erabili Berrezarri Eskaera Fitxa

Deskribapena

Gehitu Berrezarri Eskaera Interfazea

· Gaitu aukera hau berrezartze-ataka lokalak erakusteko, non maisu lokal batek erabil ditzakeen Nios V prozesadorea berrezartzeko, Nios V prozesadore-sistemako beste osagaiei eragin gabe.
Berrezarri interfazeak sarrerako berrezartze seinale bat eta irteerako ack seinale bat ditu.
· Nios V prozesadorearen nukleoa berrezartzeko eska dezakezu resetreq seinalea berretsiz.
· Resetreq seinalea baieztatuta mantendu behar da prozesadoreak ack seinalea baieztatu arte. Seinalea baieztatuta mantentzen ez bada, prozesadorea egoera ez-determinista batean egon daiteke.
· Resetreq seinalea arazketa moduan baieztatzeak ez du eraginik prozesadorearen egoeran.
Nios V prozesadoreak berrezarpena arrakastatsua izan dela erantzuten du ack seinalea baieztatuz.
· Prozesadorea behar bezala berrezarri ondoren, ack seinalearen baieztapena hainbat aldiz gerta daiteke aldian-aldian, resetreq seinalearen baieztapena desegin arte.

2.1.1.2.3. Tranpak, Salbuespenak eta Etenaldiak fitxa

8. taula.

Tranpak, salbuespenak eta etenaldiak fitxa

Deskribapena

Berrezarri agentea

Berrezarri desplazamendu-etenaldi modua

· Berrezartze bektorearen desplazamendua zehazten du aukeratutako berrezartze agentearen oinarrizko helbidearekiko. · Plataforma diseinatzaileak automatikoki ematen du balio lehenetsi bat berrezartze desplazamendurako.
Zehaztu eten-kontrolagailu mota, Zuzena edo Bektoreduna. Oharra: Nios V/m prozesadore ez-kanalizatuak ez ditu eten bektoredunak onartzen.
Beraz, saihestu Bektoredun eten modua erabiltzea prozesadorea Nonpipelined moduan dagoenean.

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 14

Bidali Iritzia

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin
726952 | 2025.07.16

Oharra:

2.1.1.2.4. CPU arkitektura

9. taula.

CPU Arkitektura fitxaren parametroak

CPU Arkitektura

Deskribapena

Gaitu kanalizazioa CPUan

· Gaitu aukera hau Nios V/m prozesadorearen instantziazioa sortzeko. — IPC handiagoa da, logika-eremu handiagoaren eta Fmax maiztasun txikiagoaren kaltetan.
· Desgaitu aukera hau Nios V/m prozesadore ez-kanalizatua sortzeko. — Nios V/c prozesadorearen antzeko nukleo-errendimendua du. — Arazketa eta eten gaitasuna onartzen ditu — Logika-eremu txikiagoa eta Fmax maiztasun handiagoa IPC txikiagoaren kostuan.

Gaitu Avalon interfazea

Avalon interfazea gaitzen du instrukzio-kudeatzailearentzat eta datu-kudeatzailearentzat. Desgaituta badago, sistemak AXI4-Lite interfazea erabiltzen du.

mhartid Gizarte Erantzukizun Korporatiboko balioa

· Hart ID erregistroaren (mhartid) balioa 0 da lehenespenez. · Esleitu 0 eta 4094 arteko balio bat. · Altera FPGA Avalon Mutex Core HAL APIarekin bateragarria.

Informazio erlazionatua Txertatutako IP periferikoaren erabiltzailearen gida – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. ECC fitxa
10. taula. ECC fitxa
ECC gaitzen du erroreen detekzioa eta egoeraren berri ematea

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 15

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin
726952 | 2025.07.16
2.1.1.3. Nios V/g Helburu Orokorreko Prozesadorearen Altera FPGA IP instantziazioa
6. irudia. Nios V/g helburu orokorreko prozesadorea Altera FPGA IP – 1. zatia

7. irudia.

Nios V/g Helburu Orokorreko Prozesadorea Altera FPGA IP – 2. zatia (Nukleo Mailako Etenaldi Kontrolatzailea Gaitzea Desaktibatu)

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 16

Bidali Iritzia

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin
726952 | 2025.07.16

8. irudia.

Nios V/g Helburu Orokorreko Prozesadorea Altera FPGA IP – 2. zatia (Nukleo Mailako Etenaldi Kontrolatzailea Gaitu)

9. irudia. Nios V/g helburu orokorreko prozesadorea Altera FPGA IP – 3. zatia

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 17

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin
726952 | 2025.07.16
10. irudia. Nios V/g helburu orokorreko prozesadorea Altera FPGA IP – 4. zatia

2.1.1.3.1. CPU arkitektura

11. taula. CPU arkitekturaren parametroak

CPU Arkitektura fitxa Puntu mugikorreko unitatea gaitu

Deskribapena Gaitu aukera hau koma mugikorreko unitatea (“F” luzapena) prozesadorearen nukleoan gehitzeko.

Gaitu adarren iragarpena

Gaitu adarkatze-argibideetarako adarkatze-aurreikuspen estatikoa (Atzeraka Hartua eta Aurrera Hartu Gabe).

mhartid Gizarte Erantzukizun Korporatiboko balioa

· Hart ID erregistroaren (mhartid) balioa 0 da lehenespenez. · Esleitu 0 eta 4094 arteko balio bat. · Altera FPGA Avalon Mutex Core HAL APIarekin bateragarria.

Desgaitu FSQRT eta FDIV argibideak FPUrako

· Kendu puntu mugikorreko erro karratua (FSQRT) eta puntu mugikorreko zatiketa (FDIV) eragiketak FPU-n.
· Aplikatu software emulazioa bi instrukzioetan exekuzio-garaian.

Informazio erlazionatua Txertatutako IP periferikoaren erabiltzailearen gida – Intel FPGA Avalon® Mutex Core

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 18

Bidali Iritzia

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin
726952 | 2025.07.16

2.1.1.3.2. Arazketa fitxa

12. taula. Arazketa fitxaren parametroak

Arazketa fitxa

Deskribapena

Gaitu arazketa
Gaitu Berrezarri Arazketa Modulutik

2.1.1.3.3. Blokeo-pausoaren fitxa 13. taula. Blokeo-pausoaren fitxa
Parametroak Gaitu Blokeo-urratsa Denbora-muga lehenetsia Gaitu Berrezarri luzatua Interfazea

Deskribapena · Gaitu Lockstep sistema bikoitza. · Berrezarri irteeran programatzeko denbora-mugaren lehenetsitako balioa (0 eta 255 artean). · Gaitu Berrezarri Kontrol Hedaturako Berrezarri Interfaze Hedatua aukerakoa. · Desgaituta dagoenean, fRSmartComp-ek Berrezarri Kontrol Oinarrizkoa ezartzen du.

2.1.1.3.4. Berrezarri eskaera fitxa erabili

14. taula. Berrezarri eskaera fitxaren parametroa erabili

Erabili Berrezarri Eskaera Fitxa

Deskribapena

Gehitu Berrezarri Eskaera Interfazea

· Gaitu aukera hau berrezartze-ataka lokalak erakusteko, non maisu lokal batek erabil ditzakeen Nios V prozesadorea berrezartzeko, Nios V prozesadore-sistemako beste osagaiei eragin gabe.
Berrezarri interfazeak sarrerako berrezartze seinale bat eta irteerako ack seinale bat ditu.
· Nios V prozesadorearen nukleoa berrezartzeko eska dezakezu resetreq seinalea berretsiz.
· Resetreq seinalea baieztatuta mantendu behar da prozesadoreak ack seinalea baieztatu arte. Seinalea baieztatuta mantentzen ez bada, prozesadorea egoera ez-determinista batean egon daiteke.
· Resetreq seinalea arazketa moduan baieztatzeak ez du eraginik prozesadorearen egoeran.
Nios V prozesadoreak berrezarpena arrakastatsua izan dela erantzuten du ack seinalea baieztatuz.
· Prozesadorea behar bezala berrezarri ondoren, ack seinalearen baieztapena hainbat aldiz gerta daiteke aldian-aldian, resetreq seinalearen baieztapena desegin arte.

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 19

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin
726952 | 2025.07.16

2.1.1.3.5. Tranpak, Salbuespenak eta Etenaldiak fitxa

15. taula.

Tranpak, salbuespenak eta etenaldiak fitxa Nukleo mailako etenaldi kontrolatzailea gaituta desaktibatuta dagoenean

Tranpak, salbuespenak eta etenaldiak fitxa
Berrezarri agentea

Deskribapena
· Berrezarri kodea dagoen berrezartze bektorea (Nios V prozesadorearen berrezartze helbidea) ostatatzen duen memoria.
· Nios V prozesadorearen instrukzio-maisura konektatutako eta Nios V prozesadorearen abio-fluxu batek onartzen duen edozein memoria-modulu hauta dezakezu berrezartzeko agente gisa.

Berrezarri Offset

Gaitu Nukleo Mailako Etenaldi Kontrolatzailea (CLIC)

· Gaitu CLIC etenaldi prebentiboak eta konfigura daitekeen etenaldi-abiarazle baldintzak onartzeko.
· Gaituta dagoenean, plataformaren eten kopurua konfigura dezakezu, abiarazte-baldintzak ezarri eta eten batzuk preemptibo gisa izendatu.

Etenaldi Moduko Itzal Erregistroa Files

Zehaztu eten motak Zuzena edo Bektoreduna gisa. Gaitu itzal-erregistroa etenaldietan testuinguru-aldaketa murrizteko.

16. taula.

Tranpak, salbuespenak eta etenaldiak Nukleo Mailako Etenaldi Kontrolatzailea Gaituta dagoenean

Tranpak, salbuespenak eta etenaldiak

Deskribapenak

Berrezarri agentea
Berrezarri Offset
Gaitu Nukleo Mailako Etenaldi Kontrolatzailea (CLIC)

· Berrezarri kodea dagoen berrezartze bektorea (Nios V prozesadorearen berrezartze helbidea) ostatatzen duen memoria.
· Nios V prozesadorearen instrukzio-maisura konektatutako eta Nios V prozesadorearen abio-fluxu batek onartzen duen edozein memoria-modulu hauta dezakezu berrezartzeko agente gisa.
· Berrezartze bektorearen desplazamendua zehazten du aukeratutako berrezartze agentearen oinarrizko helbidearekiko. · Plataforma diseinatzaileak automatikoki ematen du balio lehenetsi bat berrezartze desplazamendurako.
· Gaitu CLIC etenaldi prebentiboak eta konfiguratzeko moduko etenaldi-abiarazte-baldintzak onartzeko. · Gaituta dagoenean, plataformaren etenaldi kopurua konfigura dezakezu, abiarazte-baldintzak ezarri,
eta etenaldi batzuk preemptibo gisa izendatu.

Etenaldi modua

· Zehaztu eten motak Zuzena, Bektoreduna edo CLIC gisa.

Itzal Erregistroa Files

· Gaitu itzal-erregistroa etenaldietan testuinguru-aldaketa murrizteko.
· Bi ikuspegi eskaintzen ditu:
— CLIC etenaldi mailen kopurua
— CLIC etenaldi mailen kopurua – 1: Aukera hau erabilgarria da erregistro kopurua nahi duzunean file kopiak M20K edo M9K bloke kopuru zehatz batean sartzeko.
· Gaitu Nios V prozesadorea itzal-erregistroa erabiltzeko files etenaldietan testuinguru-aldaketaren gainkarga murrizten dutenak.
Itzal-erregistroari buruzko informazio gehiago lortzeko files, kontsultatu Nios V prozesadorearen erreferentzia eskuliburua.

Plataformako eten-iturrien kopurua

· Plataformaren eten kopurua zehazten du, 16 eta 2048 artean.
Oharra: CLICek 2064 eten-sarrera onartzen ditu gehienez, eta lehenengo 16 eten-sarrerak oinarrizko eten-kontrolagailura ere konektatuta daude.

CLIC Bektore Taularen Lerrokatzea

· Automatikoki zehazten da plataformaren eten-iturrien kopuruaren arabera. · Gomendatutako balioaren azpitik dagoen lerrokatze bat erabiltzen baduzu, CLIC-ek logika handitzen du
konplexutasuna bektore-kalkuluak egiteko batugailu gehigarri bat gehituz. · Gomendatutako balioaren azpitik dagoen lerrokatze bat erabiltzen baduzu, horrek areagotu egiten du
Logikaren konplexutasuna CLICen.
jarraitu…

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 20

Bidali Iritzia

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin
726952 | 2025.07.16

Tranpak, salbuespenak eta etenaldiak
Etenaldi maila kopurua
Maila bakoitzeko etenaldi-lehentasunen kopurua
Konfigura daitekeen eten-polaritatea Ertzean eragindako etenen laguntza

Deskribapenak
· Aplikazio-kodearentzako eten-maila kopurua zehazten du, 0 maila gehigarri batekin. Maila altuagoko etenek maila baxuagoko eten baten etengailu baten kudeatzaile martxan dagoena eten (aurre-eraman) dezakete.
· Etenaldietarako zero ez diren etenaldi mailak aukera bakar gisa erabiltzen direnean, aplikazio kodea beti dago maila baxuenean, 0. Oharra: Etenaldi baten mailaren eta lehentasunaren exekuzio-garaiko konfigurazioa 8 biteko erregistro bakarrean egiten da. Etenaldi mailen kopurua 256 bada, ezinezkoa da etenaldi lehentasuna exekuzio-garaian konfiguratzea. Bestela, konfigura daitezkeen lehentasunen gehienezko kopurua 256 / (etenaldi mailen kopurua – 1) da.
· CLICek etendura-kudeatzaile ez-aurreikusleak deitzeko ordena zehazteko erabiltzen duen etendura-lehentasunen kopurua zehazten du. Oharra: Hautatutako etendura-mailaren eta hautatutako etendura-lehentasunaren balio bitarren kateamendua 8 bit baino txikiagoa izan behar da.
· Exekuzio-garaian eten-polaritatea konfiguratzeko aukera ematen dizu. · Lehenetsitako polaritatea positiboa da.
· Exekuzio-garaian eten-abiarazlearen baldintza konfiguratzeko aukera ematen dizu, hau da, goi-mailako abiarazlea edo ertz positiboan abiarazlea (eten-polaritatea positiboa denean konfigura daitekeen eten-polaritatean).
· Abiarazle-baldintza lehenetsia mailak eragindako etenaldia da.

Oharra:

Lotutako informazioa Nios® V prozesadorearen erreferentzia eskuliburua

2.1.1.3.6. Memoria konfigurazioen fitxa

17. taula. Memoria konfigurazio fitxaren parametroak

Kategoria

Memoriaren konfigurazio fitxa

Deskribapena

Cacheak

Datuen cachearen tamaina

· Datu-katxearen tamaina zehazten du. · Baliozko tamainak 0 kilobyte (KB) eta 16 KB artekoak dira. · Desaktibatu datu-katxea tamaina 0 KB denean.

Instrukzioen cachearen tamaina

· Instrukzioen cachearen tamaina zehazten du. · Baliozko tamainak 0 KB eta 16 KB artekoak dira. · Desaktibatu instrukzioen cachea tamaina 0 KB denean.

A eta B eskualde periferikoak

Tamaina

· Eskualde periferikoaren tamaina zehazten du.
· Baliozko tamainak 64 KB-tik 2 gigabyte-ra (GB) edo Bat ere ez dira. Bat ere ez aukeratzeak periferiako eskualdea desgaitzen du.

Oinarrizko Helbidea

· Tamaina hautatu ondoren, eskualde periferikoaren oinarrizko helbidea zehazten du.
· Eskualde periferikoko helbide guztiek cachean gorde ezin daitezkeen datu-sarbideak sortzen dituzte.
· Eskualde periferikoaren oinarrizko helbidea eskualde periferikoaren tamainarekin lerrokatuta egon behar da.

Oroitzapen estuak

Tamaina

· Estuki akoplatutako memoriaren tamaina zehazten du. — Baliozko tamainak 0 MB eta 512 MB artekoak dira.

Oinarrizko Helbidearen Hasieraketa File

· Memoria estu akoplatuaren oinarrizko helbidea zehazten du. · Hasieraketa zehazten du file memoria estu lotuta izateko.

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 21

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin
726952 | 2025.07.16

Oharra:

Nios V prozesadore-sistema batean, katxea gaituta, sistemaren periferikoak eskualde periferiko baten barruan kokatu behar dituzu. Eskualde periferikoak erabil ditzakezu UART, PIO, DMA eta beste periferikoentzako transakzio ez-katxeatu bat definitzeko.

2.1.1.3.7. ECC fitxa

18. taula. ECC fitxa
ECC gaitzen du erroreen detekzioa eta egoeraren berri ematea
Gaitu bit bakarreko zuzenketa

Deskribapena
· Gaitu aukera hau Nios V prozesadorearen barneko RAM blokeetarako ECC funtzioa aplikatzeko. · ECC funtzioek 2 biteko erroreak detektatzen dituzte eta honako portaeraren arabera erreakzionatzen dute:
— Zuzen daitekeen bit bakarreko errorea bada eta "Gaitu bit bakarreko zuzenketa" desaktibatuta badago, prozesadoreak funtzionatzen jarraituko du prozesadore-hodian errorea zuzendu ondoren. Hala ere, zuzenketa ez da islatzen iturburu-memorietan.
— Zuzen daitekeen bit bakarreko errorea bada eta Gaitu Bit Bakarreko Zuzenketa aktibatuta badago, prozesadoreak funtzionatzen jarraituko du prozesadore-hodian eta iturburu-memorietan errorea zuzendu ondoren.
— Zuzenezina den errorea bada, prozesadoreak bere funtzionamendua gelditzen du.
Gaitu bit bakarreko zuzenketa nukleoan txertatutako memoria-blokeetan.

2.1.1.3.8. Argibide Pertsonalizatuen Fitxa

Oharra:

Fitxa hau Nios V/g prozesadorearen nukleoarentzat bakarrik dago eskuragarri.

Nios V instrukzio pertsonalizatuaren hardware interfazearen taula
Nios V instrukzio pertsonalizatuen software makro taula

Deskribapena
· Nios V prozesadoreak taula hau erabiltzen du bere instrukzio-kudeatzaile pertsonalizatuen interfazeak definitzeko.
· Definitutako instrukzio-kudeatzaile pertsonalizatuen interfazeak modu bakarrean kodetzen dira Opcode batekin (CUSTOM0-3) eta funct7[6:4]-ren 3 bitekin.
· Gehienez 32 instrukzio-kudeatzaile interfaze pertsonalizatu defini ditzakezu.
· Nios V prozesadoreak taula hau erabiltzen du zehaztutako instrukzio-kudeatzaile pertsonalizatuen interfazeetarako instrukzio-softwarearen kodeketa pertsonalizatuak definitzeko.
· Definitutako instrukzio pertsonalizatuen software kodeketa bakoitzerako, Opcode-ak (CUSTOM0-3) eta funct7[6:4] kodeketaren 3 bitek Instrukzio Pertsonalizatuen Hardware Interfaze Taulan definitutako instrukzio pertsonalizatuen kudeatzailearen interfazearen kodeketa batekin korrelazionatu behar dute.
· funct7[6:4], funct7[3:0] eta funct3[2:0] erabil ditzakezu instrukzio pertsonalizatu jakin baterako kodeketa gehigarria definitzeko, edo X gisa zehaztu instrukzio-argumentu gehigarri gisa pasatzeko.
· Nios V prozesadoreak system.h-n sortutako C-makro gisa zehaztutako instrukzio pertsonalizatuen software kodeketak eskaintzen ditu, eta R motako RISC-V instrukzio formatua jarraitzen du.
· Mnemonikoak erabil daitezke izen pertsonalizatuak definitzeko: — System.h-n sortutako C-Makroak.
— Sortutako GDB arazketa-mnemotek custom_instruction_debug.xml fitxategian.

Lotutako informazioa
AN 977: Nios V prozesadorearen instrukzio pertsonalizatua Nios® V prozesadorea aplikazio jakin baten beharrak asetzeko pertsonalizatzeko aukera ematen duten instrukzio pertsonalizatuei buruzko informazio gehiago lortzeko.

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 22

Bidali Iritzia

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime softwarearekin eta plataforma diseinatzailearekin 726952 | 2025.07.16
2.1.2. Sistemaren Osagaien Diseinua Definitzea
Erabili Plataforma Diseinatzailea Nios V prozesadore sistemaren hardware ezaugarriak definitzeko eta nahi dituzun osagaiak gehitzeko. Hurrengo diagramak Nios V prozesadore sistemaren oinarrizko diseinua erakusten du, osagai hauekin: · Nios V prozesadorearen nukleoa · Txip barruko memoria · JTAG UART · Tarte-tenporizadorea (aukerakoa)(1)
Txip barruko memoria berri bat Platform Designer sistema bati gehitzen zaionean, egin Sinkronizatu Sistemaren Informazioa berrezartzean gehitutako memoria osagaiak islatzeko. Bestela, Sinkronizazio automatikoa gaitu dezakezu Platform Designer-en azken osagaien aldaketak automatikoki islatzeko.
11. irudia. AdibampNios V prozesadorearen eta beste periferikoen arteko konexioa Platform Designer-en

(1) Nios V-ren barne-tenporizadorearen funtzioak erabiltzeko aukera duzu kanpoko tarte-tenporizadorea ordezkatzeko Plataforma Diseinatzailean.

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 23

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin
726952 | 2025.07.16
Plataforma Diseinatzaile sisteman kanal gisa esportatzeko eragiketa-pinak ere definitu behar dituzu. AdibidezampAdibidez, FPGA sistemaren funtzionamendu-pinen zerrenda egoki bat honela definitzen da, baina ez da hauetara mugatzen:
· Erlojua
· Berrezarri
· S/I seinaleak
2.1.3. Oinarrizko helbideak eta etenaldi-eskaeren lehentasunak zehaztea
Diseinuan gehitutako osagaiek sistema bat osatzeko nola elkarreragiten duten zehazteko, oinarrizko helbideak esleitu behar dizkiozu agente osagai bakoitzari eta etenaldi eskaera (IRQ) lehentasunak esleitu behar dizkiozu J-ri.TAG UART eta tarte-tenporizadorea. Plataforma-diseinatzaileak komando bat eskaintzen du – Oinarrizko helbideak esleitu – sistema bateko osagai guztiei oinarrizko helbide egokiak automatikoki esleitzen dizkiena. Hala ere, oinarrizko helbideak zure beharren arabera doi ditzakezu.
Hona hemen oinarrizko helbideak esleitzeko jarraibide batzuk:
· Nios V prozesadorearen nukleoak 32 biteko helbide-tartea du. Agentearen osagaietara sartzeko, haien oinarrizko helbideak 0x00000000 eta 0xFFFFFFFF artean egon behar du.
· Nios V programek konstante sinbolikoak erabiltzen dituzte helbideak erreferentziatzeko. Ez duzu gogoratzeko errazak diren helbide-balioak aukeratu beharrik.
· Helbide-diferentzia bit bakarrekoa duten osagaiak bereizten dituzten helbide-balioek hardware eraginkorragoa sortzen dute. Ez duzu oinarrizko helbide guztiak ahalik eta helbide-tarte txikienean trinkotu behar, trinkotzeak hardware gutxiago eraginkorra sor baitezake.
· Plataforma Diseinatzaileak ez du memoria osagai bereiziak memoria-tarte jarraitu batean lerrokatzen saiatzen. AdibidezampAdibidez, txip barruko memoria osagai ugari memoria-tarte jarraitu bakar gisa helbideragarriak izan daitezen nahi baduzu, oinarrizko helbideak esplizituki esleitu behar dituzu.
Platform Designer-ek automatizazio-komando bat ere eskaintzen du – Esleitu eten-zenbakiak –, IRQ seinaleak konektatzen dituena hardware-emaitza baliodunak sortzeko. Hala ere, IRQak eraginkortasunez esleitzeko, sistemaren erantzun-portaera orokorra ulertzea eskatzen du. Platform Designer-ek ezin du asmakizun argirik egin IRQ esleipen onenari buruz.
IRQ balio baxuenak du lehentasun handiena. Sistema ideal batean, Alterak gomendatzen du tenporizadorearen osagaiak lehentasun handiena duen IRQ izatea, hau da, balio baxuena, sistemaren erlojuaren tik-takaren zehaztasuna mantentzeko.
Kasu batzuetan, lehentasun handiagoa esleitu diezaiekezu denbora errealeko periferikoei (bideo-kontrolagailuei, adibidez), eta horrek tenporizadorearen osagaiek baino eten-tasa handiagoa eskatzen du.
Lotutako informazioa
Quartus Prime Pro Edition Erabiltzailearen Gida: Platform Designer-ekin sistema bat sortzeari buruzko informazio gehiago.

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 24

Bidali Iritzia

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime softwarearekin eta plataforma diseinatzailearekin 726952 | 2025.07.16
2.2. Platform Designer System Quartus Prime proiektuan integratzea
Nios V sistemaren diseinua Platform Designer-en sortu ondoren, egin zeregin hauek Nios V sistemaren modulua Quartus Prime FPGA diseinu-proiektuan integratzeko. · Nios V sistemaren modulua Quartus Prime proiektuan instantziatu · Nios V sistemaren moduluko seinaleak FPGA logikako beste seinale batzuekin konektatu · Pin fisikoen kokapena esleitu · FPGA diseinua mugatu
2.2.1. Nios V Prozesadore Sistemaren Modulua Quartus Prime Proiektuan instantziatzea
Plataforma Diseinatzaileak sistema moduluaren diseinu entitate bat sortzen du, eta Quartus Primen instantziatu dezakezu. Sistema modulua nola instantziatu Quartus Prime proiektu osoaren diseinu sarrera metodoaren araberakoa da. AdibidezampAdibidez, diseinua sartzeko Verilog HDL erabiltzen ari bazinen, sortu Verilog-en oinarritutako sistema-modulua. Bloke-diagramaren metodoa erabiltzea nahiago baduzu diseinua sartzeko, sortu .bdf sistema-moduluaren sinbolo bat. file.
2.2.2. Seinaleak konektatzea eta pin fisikoen kokapenak esleitzea
Zure Altera FPGA diseinua zure plaka-mailako diseinura konektatzeko, egin zeregin hauek: · Identifikatu goi-mailako diseinua file zure diseinurako eta seinaleetarako kanpoko Altera-ra konektatzeko
FPGA gailuen pinak. · Ulertu zein pin konektatu behar diren zure plaka mailako diseinuaren erabiltzailearen gidan edo
eskemak. · Goi-mailako diseinuko seinaleak esleitu zure Altera FPGA gailuko portuei pinarekin
esleipen tresnak.
Zure Plataforma Diseinatzailearen sistema goi-mailako diseinua izan daiteke. Hala ere, Altera FPGA-k zure beharretan oinarritutako logika gehigarria ere izan dezake eta, horrela, goi-mailako diseinu pertsonalizatua aurkezten du. fileGoi mailako file Nios V prozesadore sistemaren moduluko seinaleak beste Altera FPGA diseinu logikara konektatzen ditu.
Informazio erlazionatua Quartus Prime Pro Edition erabiltzailearen gida: Diseinu-murrizketak
2.2.3. Altera FPGA diseinua mugatzea
Altera FPGA sistemaren diseinu egoki batek diseinu-murrizketak barne hartzen ditu diseinuak denbora-itxieraren eta beste logika-murrizketen eskakizunak betetzen dituela ziurtatzeko. Zure Altera FPGA diseinua mugatu behar duzu eskakizun horiek esplizituki betetzeko, Quartus Prime softwarean edo hirugarrenen EDA hornitzaileetan emandako tresnak erabiliz. Quartus Prime softwareak emandako murrizketak erabiltzen ditu konpilazio-fasean kokapen-emaitza optimoak lortzeko.

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 25

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin
726952 | 2025.07.16
Informazio erlazionatua · Quartus Prime Pro Edition erabiltzailearen gida: Diseinu-murrizketak · Hirugarrenen EDA bazkideak · Quartus Prime Pro Edition erabiltzailearen gida: Denbora-analizatzailea
2.3. Nios V prozesadorearen memoria-sistema baten diseinua
Atal honek Nios V prozesadore batekin Platform Designer sistema txertatu batean memoria-gailuak hautatzeko eta errendimendu optimoa lortzeko jardunbide egokienak deskribatzen ditu. Memoria-gailuek funtsezko zeregina dute sistema txertatu baten errendimendu orokorra hobetzeko. Sistema txertatuaren memoriak programaren argibideak eta datuak gordetzen ditu.
2.3.1. Memoria lurrunkorra
Memoria mota baten bereizketa nagusia bolatilitatea da. Memoria lurrunkorrak bere edukia gordetzen du memoria-gailuari energia ematen diozun bitartean bakarrik. Energia kentzen duzun bezain laster, memoriak bere edukia galtzen du.
ExampMemoria lurrunkorraren zatirik handienak RAM, cache eta erregistroak dira. Memoria mota azkarrak dira, eta exekuzio-errendimendua handitzen dute. Alterak gomendatzen du Nios V prozesadorearen argibideak RAMean kargatzea eta exekutatzea, eta Nios V IP nukleoa txipean integratutako memoria IParekin edo kanpoko memoria-interfaze IParekin parekatzea, errendimendu optimoa lortzeko.
Errendimendua hobetzeko, Platform Designer egokitzapen osagai gehigarriak ezaba ditzakezu Nios V prozesadorearen datu kudeatzailearen interfazearen mota edo zabalera abioko RAMarekin bat etorriz. Adibidez,ampAdibidez, On-Chip Memory II 32 biteko AXI-4 interfazearekin konfigura dezakezu, Nios V datu-kudeatzailearen interfazearekin bat datorrena.
Informazio erlazionatua · Kanpoko memoria interfazeak IP laguntza zentroa · Txip barruko memoria (RAM edo ROM) Altera FPGA IP · Txip barruko memoria II (RAM edo ROM) Altera FPGA IP · Nios V prozesadorearen aplikazioa OCRAMetik bertan exekutatzea 54. orrialdean
2.3.1.1. Txip barruko memoriaren konfigurazioa RAM edo ROM
Altera FPGA txipean integratutako memoria IPak RAM edo ROM gisa konfigura ditzakezu. · RAMak irakurtzeko eta idazteko gaitasuna ematen du eta izaera lurrunkorra du. Baldin eta...
Nios V prozesadorea txipean integratutako RAM batetik abiaraztean, ziurtatu behar duzu abioko edukia gordetzen dela eta ez dela hondatzen exekuzio-garaian berrezartzen bada. · Nios V prozesadorea ROM batetik abiarazten bada, Nios V prozesadorearen software-akats batek ezin du txipean integratutako memoriaren edukia gainidatzi. Horrela, abioko softwarea hondatzeko arriskua murrizten da.
Informazio erlazionatua · Txip barruko memoria (RAM edo ROM) Altera FPGA IP · Txip barruko memoria II (RAM edo ROM) Altera FPGA IP · Nios V prozesadorearen aplikazioa OCRAMetik bertan exekutatzea 54. orrialdean

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 26

Bidali Iritzia

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime softwarearekin eta plataforma diseinatzailearekin 726952 | 2025.07.16
2.3.1.2. Katxeak
Txip barruko memoriak erabili ohi dira cache funtzionalitatea ezartzeko, latentzia txikia dutelako. Nios V prozesadoreak txip barruko memoria erabiltzen du bere instrukzio eta datu cacheetarako. Txip barruko memoriaren edukiera mugatua ez da normalean arazo bat cacheentzat, normalean txikiak direlako.
Cacheak normalean honako baldintza hauetan erabiltzen dira:
· Ohiko memoria txipetik kanpo dago eta sarbide-denbora luzeagoa du txipean bertan dagoen memoria baino.
· Software kodearen errendimendu kritikoko atalak instrukzioen cachean sartu daitezke, sistemaren errendimendua hobetuz.
· Datuen errendimendu kritikoa den eta gehien erabiltzen den atala datu-cachean sartu daiteke, sistemaren errendimendua hobetuz.
Nios V prozesadorean cacheak gaitzeak memoria-hierarkia bat sortzen du, eta horrek memoriarako sarbide-denbora minimizatzen du.
2.3.1.2.1. Eskualde periferikoa
Ez da cachean gorde behar txertatutako periferikoen IPrik, hala nola UART, I2C eta SPI. Cachea oso gomendagarria da sarbide-denbora luzea duten kanpoko memorietan, txipean dauden barneko memoriak baztertu daitezkeen bitartean, sarbide-denbora laburra dutelako. Ez duzu cachean gorde behar txertatutako periferikoen IPrik, hala nola UART, I2C eta SPI, memoriak izan ezik. Garrantzitsua da hau, kanpoko gailuetatik datozen gertaerak, hala nola IP leunak eguneratzen dituzten agente-gailuak, ez baititu prozesadorearen cacheak jasotzen, eta, ondorioz, ez baititu prozesadoreak jasotzen. Ondorioz, gertaera hauek oharkabean pasa daitezke cachea hustu arte, eta horrek zure sisteman nahi gabeko portaera eragin dezake. Laburbilduz, txertatutako periferikoen IPen memoria-mapatutako eskualdea ezin da cachean gorde eta prozesadorearen periferia-eskualdeetan egon behar da.
Eskualde periferiko bat ezartzeko, jarraitu urrats hauek:
1. Ireki sistemaren Helbide Mapa Plataforma Diseinatzailean.
2. Nabigatu prozesadorearen Instrukzio Kudeatzailearen eta Datu Kudeatzailearen helbide mapara.
3. Identifikatu zure sistemako periferikoak eta memoriak.
12. irudia. AdibampHelbideen maparen le

Oharra: Gezi urdinek memoriak adierazten dituzte. 4. Taldekatu periferikoak:
a. Memoria cachean gorde daitekeen bezala b. Periferikoak cachean gorde ezin daitezkeen bezala

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 27

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin
726952 | 2025.07.16

19. taula. Cachean gorde daitekeen eta cachean gorde ezin den eskualdea

Menpekoa

Helbide Mapa

Egoera

Eskualde periferikoa

Tamaina

Oinarrizko Helbidea

erabiltzaile_aplikazio_mem.s1

0x0 ~ 0x3ffff

Cache daiteke

N/A

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Cachea ezin da gorde

65536 byte E/G

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent postontzia.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Cachean gorde daiteke Cachean gorde ezin daiteke

144 byte (gutxieneko tamaina 65536 byte da)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

Ezin da cachean gorde

uart.avalon_jtag_esklabo

0x54088 ~ 0x5408f

Ezin da cachean gorde

5. Lerrokatu periferiako eskualdeak beren tamaina espezifikoekin:
· AdibidezampAdibidez, tamaina 65536 byte bada, 0x10000 byte-ri dagokio. Beraz, baimendutako oinarrizko helbidea 0x10000-ren multiploa izan behar da.
· CPU.dm_agent-ek 0x40000 oinarrizko helbidea erabiltzen du, hau da, 0x10000-ren multiploa. Ondorioz, 65536 byteko tamaina eta 0x40000 oinarrizko helbidea dituen A eskualde periferikoak baldintzak betetzen ditu.
· 0x54000-n cacheatu ezin diren eskualdeen bildumaren oinarrizko helbidea ez da 0x10000-ren multiplo bat. 0x60000-ra edo 0x10000-ren beste multiplo batera berriro esleitu behar dituzu. Beraz, B Eskualde Periferrak, 65536 byteko tamaina eta 0x60000 oinarrizko helbidea dituenak, irizpideak betetzen ditu.

20. taula. Berresleipenarekin cachean gorde daitekeen eta cachean gorde ezin den eskualdea

Menpekoa

Helbide Mapa

Egoera

Eskualde periferikoa

Tamaina

Oinarrizko Helbidea

erabiltzaile_aplikazio_mem.s1

0x0 ~ 0x3ffff

Cache daiteke

N/A

cpu.dm_agentea

0x40000 ~ 0x4ffff

65536 byte katxeatu ezin dira

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Cache daiteke

N/A

bootcopier_ram.s1 cpu.timer_sw_agent postontzia.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Cachean gorde daiteke Cachean gorde ezin daiteke Cachean gorde ezin daiteke

144 byte (gutxieneko tamaina 65536 byte da)

0x60000

uart.avalon_jtag_esklabo

0x60088 ~ 0x6008f

Ezin da cachean gorde

2.3.1.3. Memoria estu akoplatua
Memoria estu akoplatuak (TCM) txip barruko memoria erabiliz inplementatzen dira, latentzia baxuak zeregin horretarako egokiak egiten baititu. TCMak ohiko helbide-espazioan mapatutako memoriak dira, baina mikroprozesadorearentzako interfaze dedikatu bat dute eta cache memoriaren errendimendu handiko eta latentzia baxuko propietateak dituzte. TCMak kanpoko ostalariarentzako interfaze menpeko bat ere eskaintzen du. Prozesadoreak eta kanpoko ostalariak baimen-maila bera dute TCM kudeatzeko.

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 28

Bidali Iritzia

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin
726952 | 2025.07.16

Oharra:

TCM menpeko ataka kanpoko ostalari batera konektatuta dagoenean, prozesadorearen nukleoan esleitutako oinarrizko helbidetik desberdina den oinarrizko helbide batekin bistara daiteke. Alterak bi helbideak balio berdinarekin lerrokatzea gomendatzen du.

2.3.1.4. Kanpoko Memoria Interfazea (EMIF)
EMIF (Kanpoko Memoria Interfazea) SRAM (Ausazko Sarbide Statikoko Memoria) memoriaren antzera funtzionatzen du, baina dinamikoa da eta aldizkako freskatze behar du bere edukia mantentzeko. EMIF-eko memoria-zelula dinamikoak SRAM-eko memoria-zelula estatikoak baino askoz txikiagoak dira, eta horrek memoria-gailuak ahalmen handiagoa eta kostu txikiagoa izatea dakar.
Freskatze-eskakizunaz gain, EMIFek interfaze-eskakizun espezifikoak ditu, eta horiek askotan kontrolatzaile-hardware espezializatua behar dute. Helbide-lerro multzo finko bat duen SRAM ez bezala, EMIFek bere memoria-espazioa bankuetan, errenkadatan eta zutabeetan antolatzen du. Banku eta errenkada artean aldatzeak gainkarga batzuk dakartza, beraz, memoria-sarbideak arretaz ordenatu behar dituzu EMIF eraginkortasunez erabiltzeko. EMIFek errenkada eta zutabe helbideak multiplexatzen ditu helbide-lerro berdinetan, EMIF tamaina jakin baterako behar diren pin kopurua murriztuz.
EMIFen abiadura handiagoko bertsioek, hala nola DDR, DDR2, DDR3, DDR4 eta DDR5ek, seinaleen osotasun-eskakizun zorrotzak ezartzen dituzte, eta PCB diseinatzaileek kontuan hartu behar dituzte.
EMIF gailuak eskuragarri dauden RAM mota kostu-eraginkorrenen eta edukiera handikoen artean daude, eta horrek aukera ezagun bihurtzen ditu. EMIF interfazearen osagai gako bat EMIF IP da, helbideen multiplexazioarekin, freskatzearekin eta errenkada eta bankuen arteko aldaketarekin lotutako zereginak kudeatzen dituena. Diseinu honek sistemaren gainerakoari EMIFera sartzeko aukera ematen dio bere barne arkitektura ulertu beharrik gabe.

Informazio erlazionatua Kanpoko memoria interfazeak IP laguntza zentroa

2.3.1.4.1. Helbide-hedapenaren IP luzatzailea
Altera FPGA IP helbide-hedapenaren luzatzaileak memoria-mapeatutako ostalarien interfazeei beren helbide-seinaleen zabalerak ahalbidetzen duena baino helbide-mapa handiago edo txikiago batera sartzeko aukera ematen die. IP helbide-hedapenaren luzatzaileak helbidera daitekeen espazioa hainbat leiho bereizitan banatzen du, ostalariak memoriaren zati egokira leihoaren bidez sar dadin.
Helbideen Hedapen Luzatzaileak ez ditu host eta agenteen zabalerak 32 biteko eta 64 biteko konfigurazioetara mugatzen. Helbideen Hedapen Luzatzailea 1-64 biteko helbide leihoekin erabil dezakezu.

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 29

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin
726952 | 2025.07.16

13. irudia. Helbide-hedapenaren luzatzailea Altera FPGA IP
Agentearen hitzezko helbidea

Helbide-hedapenaren luzatzailea

Mapping Taula
A kontrol ataka

…

0 Kontrol Erregistroa Z-1 Kontrol Erregistroa

H ostalariaren helbide zabaldua

Lotutako informazioa
Quartus® Prime Pro Edition Erabiltzailearen Gida: Plataforma Diseinatzailea Informazio gehiago lortzeko, jo ezazu Helbideen Hedapen Hedatzailea Intel® FPGA IP gaira.

2.3.1.4.2. Helbideen hedapenaren IP luzatzailea Nios V prozesadorearekin erabiltzea
32 biteko Nios V prozesadoreak 4 GB arteko helbide-tartea helbideratu dezake. EMIF-ak 4 GB baino memoria gehiago badu, onartutako helbide-tarte maximoa gainditzen du, eta horrek Platform Designer sistema akastun gisa uzten du. Arazo hau konpontzeko, Address Span Extender IP bat behar da EMIF helbide-espazio bakarra hainbat leiho txikiagotan banatuz.
Alterak parametro hauek kontuan hartzea gomendatzen du.

21. taula. Helbide-hedapenaren luzapenaren parametroak

Parametroa

Gomendatutako ezarpenak

Datu-bidearen zabalera
Master Byte Helbidearen Zabalera Hedatua

Hautatu 32 biteko aukera, 32 biteko prozesadorearekin erlazionatuta dagoena. EMIF memoriaren tamainaren araberakoa da.

Esklaboaren hitzaren helbidearen zabalera Burstcount-aren zabalera

Hautatu 2 GB edo gutxiago. Nios V prozesadorearen gainerako helbide-tartea beste IP bigun txertatuetarako gordeta dago.
Hasi 1etik eta handitu balio hau pixkanaka errendimendua hobetzeko.

Azpi-leiho kopurua

Hautatu azpi-leiho bat EMIF Nios V prozesadoreari instrukzio- eta datu-memoria gisa edo biak konektatzen ari bazara. Arriskutsua da Nios V prozesadorea EMIFetik exekutatzen ari den bitartean azpi-leiho anitzen artean aldatzea.

Gaitu esklaboen kontrol portua

Desgaitu esklabo kontrol portua EMIF Nios V prozesadoreari instrukzio eta/edo datu memoria gisa konektatzen ari bazara. Azpi-leiho kopuruaren antzeko kezkak.

Irakurketa zain dauden gehienezko kopurua

Hasi 1etik eta handitu balio hau pixkanaka errendimendua hobetzeko.

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 30

Bidali Iritzia

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime softwarearekin eta plataforma diseinatzailearekin 726952 | 2025.07.16
14. irudia. Argibideen eta datuen kudeatzailearen konexioa helbide-hedapenaren luzatzailera

15. irudia. Helbideen mapaketa

Kontuan izan Helbide Hedapen Hedatzaileak EMIF-aren 8 GB-ko memoria-espazio osora sar daitekeela. Hala ere, Helbide Hedapen Hedatzailearen bidez, Nios V prozesadoreak EMIF-aren lehen 1 GB-ko memoria-espaziora bakarrik sar daiteke.

16. Irudia Bloke Diagrama Sinplifikatua

Plataforma Diseinatzaile Sistema

Geratzen diren 3 GB

Nios V prozesadorearen helbidea

tartea txertatuarentzat da

NNioios sVV PProrocecsesosor r
M

IP bigunak sistema berean.
1 GB-ko leihoa

Helbide-hedapena

Luzatzailea

Lehenengo 1 GB bakarrik

EMIF memoria Nios V-ra konektatuta dago

EMIF

prozesadorea.

8 GB
S

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 31

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin
726952 | 2025.07.16
2.3.1.4.3. Helbide-hedapenaren luzatzailearen estekatzailearen memoria-gailua definitzea 1. Definitu Helbide-hedapena luzatzailea (EMIF) berrezartze-bektore gisa. Bestela, Nios V prozesadorearen berrezartze-bektorea beste memoria batzuei eslei diezaiekezu, hala nola OCRAM edo flash gailuei.
17. irudia. Aukera anitz berrezartze bektore gisa
Hala ere, Board Support Package (BSP) editoreak ezin du automatikoki Address Span Extender (EMIF) memoria baliozko gisa erregistratu. Egin duzun aukeraren arabera, bi egoera desberdin ikusiko dituzu hurrengo irudietan erakusten den bezala. 18. irudia. BSP errorea Address Span Extender (EMIF) berrezartze bektore gisa definitzean

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 32

Bidali Iritzia

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime softwarearekin eta plataforma diseinatzailearekin 726952 | 2025.07.16
19. irudia. EMIF falta Beste memoriak berrezartze bektore gisa definitzean

2. Eskuz gehitu behar duzu Address Span Extender (EMIF) BSP Linker Script fitxan Add Memory Device (Memoria Gailua Gehitu), Add Linker Memory Region (Estekatzailearen Memoria Eskualdea Gehitu) eta Add Linker Section Mappings (Estekatzailearen Atalaren Mapak Gehitu) aukeren bidez.
3. Jarraitu urrats hauek:
a. Zehaztu Helbide Hedapen Hedatzailearen helbide-hedadura Memoria Mapa erabiliz (adibideaampHurrengo irudiko le-k Address Span Extender tartea erabiltzen du, 0x0 eta 0x3fff_ffff artean).
20. irudia. Memoria mapa

b. Egin klik Gehitu memoria gailua aukeran, eta bete zure diseinuaren Memoria Mapan dagoen informazioan oinarrituta: i. Gailuaren izena: emif_ddr4. Oharra: Ziurtatu izen bera Memoria Mapatik kopiatzen duzula. ii. Oinarrizko helbidea: 0x0 iii. Tamaina: 0x40000000
c. Egin klik Gehitu botoian estekatzailearen memoria-eskualde berri bat gehitzeko:

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 33

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin
726952 | 2025.07.16

22. taula. Estekatzailearen memoria-eskualdea gehitzea

Urratsak

Berrezarri bektorea

emif_ddr4

Beste oroitzapen batzuk

Gehitu reset izeneko Linker Memoria Eskualde berri bat. Gehitu Linker Memoria Eskualde berri bat -rako

· Eskualdearen izena: berrezarri

emif_ddr4.

· Eskualdearen tamaina: 0x20

· Eskualdearen izena: emif_ddr4

· Memoria gailua: emif_ddr4

· Eskualdearen tamaina: 0x40000000

· Memoriaren desplazamendua: 0x0

· Memoria gailua: emif_ddr4

· Memoriaren desplazamendua: 0x0

Gehitu estekatzaile memoria eskualde berri bat honetarako

gainerako emif_ddr4.

· Eskualdearen izena: emif_ddr4

· Eskualdearen tamaina: 0x3fffffe0

· Memoria gailua: emif_ddr4

· Memoriaren desplazamendua: 0x20

21. irudia. Estekatzaile eskualdea Helbideen Hedapen Hedatzailea (EMIF) Berrezarri Bektore gisa definitzean

22. irudia. Estekatzaile eskualdea beste memoriak berrezartze bektore gisa definitzean
d. emif_ddr4 BSP-ra gehitu ondoren, edozein Linker atalerako hauta dezakezu.
23. irudia. Helbideen hedapen-hedatzailea (EMIF) arrakastaz gehitu da

e. Ez egin kasurik SOPC diseinuan emif_ddr4 memoria-gailua ez dela ikusten dioen abisuari.
f. Jarraitu BSP sortzearekin.
Informazio erlazionatua Nios V prozesadorea abiarazteko metodoen sarrera 51. orrialdean

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 34

Bidali Iritzia

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime softwarearekin eta plataforma diseinatzailearekin 726952 | 2025.07.16
2.3.2. Memoria ez-hegazkorra
Memoria ez-lurrunkorrak bere edukia mantentzen du energia itzaltzen denean, eta aukera ona da sistemak sistema piztu eta itzali ondoren berreskuratu behar duen informazioa gordetzeko. Memoria ez-lurrunkorrak normalean prozesadorearen abio-kodea, aplikazio iraunkorraren ezarpenak eta Altera FPGAren konfigurazio-datuak gordetzen ditu. Memoria ez-lurrunkorrak abantaila badu ere...tage of retaining its data when you remove the power, it is much slower compare to volatile memory, and often has more complex writing and erasing procedures. Non-volatile memory is also usually only guaranteed to be erasable a given number of times, after which it may fail.
ExampMemoria ez-lurrunkorraren artean flash mota guztiak, EPROM eta EEPROM daude. Alterak gomendatzen dizu Altera FPGA bitstream-ak eta Nios V programaren irudiak memoria ez-lurrunkorrean gordetzea, eta serieko flasha erabiltzea Nios V prozesadoreentzako abioko gailu gisa.
Lotutako informazioa
· Altera FPGA IP interfaze serial generiko flash interfazea erabiltzailearen gida
· Posta-kutxa bezeroaren Altera FPGA IP erabiltzailearen gida · MAX® 10 erabiltzailearen flash memoriaren erabiltzailearen gida: Txip barruko flash Altera FPGA IP nukleoa
2.4. Erlojuak eta berrezarpenak egiteko jardunbide egokiak
Garrantzitsua da ulertzea nola elkarreragiten duen Nios V prozesadorearen erlojua eta berrezartze-domeinua konektatzen den periferiko bakoitzarekin. Nios V prozesadore-sistema sinple bat erloju-domeinu bakarrarekin hasten da, eta konplikatu egin daiteke erloju anitzeko domeinu-sistema batekin, erloju-domeinu azkar bat erloju-domeinu motel batekin talka egiten duenean. Kontuan hartu eta ulertu behar duzu nola sekuentziatzen diren domeinu desberdin hauek berrezartzetik, eta ziurtatu ez dagoela arazo sotilik.
Praktika onenak lortzeko, Alterak Nios V prozesadorea eta abioko memoria erloju-domeinu berean jartzea gomendatzen du. Ez askatu Nios V prozesadorea berrezartzetik erloju-domeinu azkar batean erloju-domeinu oso motel batean dagoen memoria batetik abiarazten denean, horrek instrukzioak eskuratzeko errore bat sor baitezake. Baliteke Platform Designer-ek lehenespenez eskaintzen duenaz gain, eskuzko sekuentziazio batzuk behar izatea, eta berrezartze-askapenaren topologia planifikatu zure erabilera-kasuaren arabera. Sistema berrezarri nahi baduzu denbora batez martxan jarri eta exekutatu ondoren, aplikatu kontuan hartu beharreko gauza berdinak sistemaren berrezartze-sekuentziazioari eta berrezartze osteko hasieratze-eskakizunari.
2.4.1. J sistemaTAG Erlojua
Nios V prozesadore-sistema guztietan erloju-murrizketak zehaztea sistemaren diseinuan kontuan hartu beharreko alderdi garrantzitsua da, eta zuzentasuna eta portaera determinista bermatzeko beharrezkoa da. Quartus Prime Timing Analyzer-ek denbora-analisi estatikoa egiten du zure diseinuko logika guztien denbora-errendimendua balioztatzeko, industria-estandarren murrizketak, analisiak eta txostenak egiteko metodologia erabiliz.
Examp1. 100 MHz-ko oinarrizko erlojua, 50/50eko betebehar-zikloarekin eta 16 MHz-ko J-rekinTAG Erlojua
#***************************************************************** # Sortu 100MHz-ko erlojua #************************************************************ create_clock -name {clk} -period 10 [get_ports {clk}] #************************* Sortu 16MHz-ko JTAG Erlojua #*************************

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 35

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] Erlazionatutako informazioa Quartus Prime Timing Analyzer errezeta liburua
2.4.2. Berrezarri Eskaera Interfazea
Nios V prozesadoreak berrezartze eskaera aukera bat dauka. Berrezartze eskaera funtzioak reset_req eta reset_req_ack seinaleak ditu.
Plataforma Diseinatzailean berrezartzeko eskaera gaitzeko: 1. Ireki Nios V Prozesadorearen IP Parametroen Editorea. 2. Berrezartzeko Eskaera Erabili ezarpenean, aktibatu Berrezartzeko Eskaera Interfazea Gehitu
aukera.
24. irudia. Nios V prozesadorea berrezartzeko eskaera gaitu
reset_req seinaleak eten baten antzera jokatzen du. Reset_req baieztatzen duzunean, nukleoa berrezartzeko eskatzen ari zara. Nukleoak edozein bus transakzio itxaroten du bere eragiketa osatzeko. AdibidezampAdibidez, memoria sarbide transakzio bat izapidetzen badago, nukleoak erantzun oso baten zain dago. Era berean, nukleoak edozein instrukzio erantzun onartzen du izapidetzen ari den arren, ez du instrukzio eskaerarik egiten reset_req seinalea jaso ondoren.
Berrezarri eragiketak honako fluxu hau du: 1. Osatu zain dauden eragiketa guztiak 2. Barneko hoditeria hustu 3. Ezarri Programa Kontagailua berrezartze bektorera 4. Berrezarri nukleoa Berrezarri eragiketa osoak erloju-ziklo batzuk behar ditu. reset_req baieztatuta egon behar da reset_req_ack baieztatu arte, nukleoaren berrezartze eragiketa behar bezala burutu dela adieraziz. Hori egiten ez bada, nukleoaren egoera ez-determinista izango da.

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 36

Bidali Iritzia

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime softwarearekin eta plataforma diseinatzailearekin 726952 | 2025.07.16
2.4.2.1. Erabilera kasu tipikoak
· Piztean reset_req seinalea berretsi dezakezu Nios V prozesadorearen nukleoak bere berrezartze bektoretik programaren exekuzioa ez hasteko, sistemako beste FPGA ostalariek Nios V prozesadorearen abioko memoria hasieratu arte. Kasu honetan, azpisistema osoak hardware berrezartze garbi bat izan dezake. Nios V prozesadorea mugagabe mantentzen da berrezartze eskaera egoeran, beste FPGA ostalariek prozesadorearen abioko memoria hasieratu arte.
· Nios V prozesadorearen nukleoa berrezarri behar duzun sistema batean, gainerako sistema eten gabe, reset_req seinalea erabil dezakezu nukleoaren uneko funtzionamendua garbi gelditzeko eta prozesadorea berrabiarazteko bektoretik, sistemak reset_req_ack seinalea askatzen duenean.
· Kanpoko ostalari batek berrezartzeko eskaera interfazea erabil dezake honako zereginen inplementazioa errazteko:
— Gelditu uneko Nios V prozesadore programa.
— Kargatu programa berri bat Nios V prozesadorearen abioko memorian.
— Utzi prozesadoreari programa berria exekutatzen hasten.
Alterak gomendatzen dizu denbora-muga mekanismo bat ezartzea reset_req_ack seinalearen egoera kontrolatzeko. Nios V prozesadorearen nukleoa itxaronaldi infinitu batean erortzen bada eta arrazoi ezezagun batengatik gelditzen bada, reset_req_ack-ek ezin du mugagabe baieztatu. Denbora-muga mekanismoak aukera ematen dizu:
· Definitu berreskuratze-denbora-tarte bat eta egin sistemaren berreskurapena sistemaren maila berrezartzearekin.
· Hardware mailako berrezarpena egin.
2.4.3. Berrezarri IP askapena
Altera SDM oinarritutako gailuek sektoreetan oinarritutako arkitektura paralelo bat erabiltzen dute, ehunaren logika hainbat sektoretan banatzen duena. Alterak gomendatzen du Reset Release Altera FPGA IP erabiltzea berrezartze zirkuituaren hasierako sarreretako bat bezala. Intel® SDM oinarritutako gailuen artean Stratix® 10 eta AgilexTM gailuak daude. Kontrol blokeetan oinarritutako gailuak ez daude baldintza honen eraginpean.
Lotutako informazioa
AN 891: Berrezarri askatzeko Altera FPGA IP erabiltzea
2.5. Agente lehenetsi bat esleitzea
Plataforma Diseinatzaileak errore-erantzun lehenetsi gisa jarduten duen agente lehenetsi bat zehazteko aukera ematen dizu. Izendatzen duzun agente lehenetsiak errore-erantzun zerbitzua eskaintzen die helbide-mapara deskodetu gabeko sarbideak egiten saiatzen diren ostalariei.
Hurrengo egoerek deszifratu gabeko gertaera bat eragiten dute:
· Bus transakzioen segurtasun egoeraren urraketa
· Transakzio sarbidea memoria eskualde zehaztugabe baterako
· Salbuespen gertaera eta abar.

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 37

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin
726952 | 2025.07.16

Gertaera horiek kudeatzeko agente lehenetsi bat esleitu beharko litzateke, non transakzio definitu gabea agente lehenetsira birbideratzen den eta ondoren Nios V prozesadoreari errore-erantzun batekin erantzuten dion.
Lotutako informazioa
· Quartus Prime Pro Edition Erabiltzailearen Gida: Plataforma Diseinatzailea. Agente lehenetsi bat izendatzea
· Quartus Prime Pro Edition Erabiltzailearen Gida: Plataforma Diseinatzailea. Errore Erantzun Esklaboa Altera FPGA IP
· Github – Qsys-erako berrezartze osagai osagarriak

2.6. UART agente bat inprimatzeko esleitzea
Inprimatzea erabilgarria da software aplikazioa arazteko, baita sistemaren egoera kontrolatzeko ere. Alterak oinarrizko informazioa inprimatzea gomendatzen du, hala nola abiarazte-mezua, errore-mezua eta software aplikazioaren exekuzio-aurrerapena.
Saihestu printf() liburutegiaren funtzioa erabiltzea honako kasu hauetan: · printf() liburutegiak aplikazioa gelditzea eragiten du inongo ostalaririk ez badago irteera irakurtzen.
Hau J-ri aplikatzen zaio.TAG UART bakarrik. · printf() liburutegiak programa memoria kopuru handiak kontsumitzen ditu.

2.6.1. J-ren geldialdiak saihesteaTAG UART

23. taula. UART tradizionalaren eta J-ren arteko desberdintasunakTAG UART

UART mota UART tradizionala

Deskribapena
Serieko datuak transmititzen ditu kanpoko ostalari bat entzuten ari den ala ez kontuan hartu gabe. Ostalari batek ere ez baditu serieko datuak irakurtzen, datuak galtzen dira.

JTAG UART

Transmititutako datuak irteerako buffer batean idazten ditu eta kanpoko ostalari baten menpe dago bufferretik irakurtzeko hustutzeko.

JTAG UART kontrolatzaileak irteerako bufferra beteta dagoenean itxaroten du. JTAG UART kontrolatzaileak kanpoko ostalari batek irteerako bufferrean irakurtzeko zain dago transmisio-datu gehiago idatzi aurretik. Prozesu honek transmisio-datuen galera saihesten du.
Hala ere, sistemaren arazketa beharrezkoa ez denean, ekoizpenean adibidez, sistema txertatuak J-ra konektatutako ordenagailu nagusirik gabe zabaltzen dira.TAG UART. Sistemak J hautatu baduTAG UART UART agente gisa erabiltzen bada, sistema geldiarazi dezake kanpoko ostalaririk konektatuta ez dagoelako.
J-k geldiaraztea saihestekoTAG UART, aplikatu aukera hauetako bat:

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 38

Bidali Iritzia

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin
726952 | 2025.07.16

24. taula. J-ren bidez geldiaraztea saihesteaTAG UART

Aukerak
Ez dago UART interfazerik eta kontrolatzailerik
Erabili beste UART interfazea eta kontrolatzailea
J kontserbaTAG UART interfazea (gidaririk gabe)

Hardwarearen garapenean zehar (plataforma-diseinatzailean)

Softwarearen garapenean zehar (Taula Laguntza Paketeen Editorean)

Kendu JTAG UART sistematik.

Konfiguratu hal.stdin, hal.stdout eta hal.stderr Ezein gisa.

Ordeztu JTAG UART beste software batzuekin Konfiguratu hal.stdin, hal.stdout eta hal.stderr

UART IP

beste UART IP bigunekin.

J kontserbaTAG UART sisteman.

· Konfiguratu hal.stdin, hal.stdout eta hal.stderr Bat ere ez gisa Board Support Package Editorean.
· Desgaitu JTAG UART kontrolatzailea BSP kontrolatzailearen fitxan.

2.7. JTAG Seinaleak
Nios V prozesadorearen arazketa-moduluak J erabiltzen du.TAG ELF softwarearen deskargarako eta softwarearen arazketarako interfazea. Zure diseinua J-rekin arazten duzuneanTAG interfazea, J.TAG TCK, TMS, TDI eta TDO seinaleak diseinuaren zati gisa inplementatzen dira. J zehazteaTAG Nios V prozesadore sistema guztietan seinale-murrizketak sistemaren diseinuaren kontuan hartu beharreko alderdi garrantzitsua da eta zuzentasunerako eta portaera deterministarako beharrezkoak dira.
Alterak gomendatzen du edozein diseinuren sistemaren erloju-maiztasuna gutxienez J baino lau aldiz handiagoa izatea.TAG erloju-maiztasuna, txip barruko tresneria (OCI) nukleoak behar bezala funtzionatzen duela ziurtatzeko.
Informazio erlazionatua · Quartus® Prime Timing Analyzer errezeta liburua: JTAG Seinaleak
J.-ri buruzko informazio gehiago lortzekoTAG denbora-mugak arautzeko jarraibideak. · KDB: Zergatik huts egiten du niosv-download-ek Nios® V/m prozesadore ez-kanalizatu batekin
JTAG Maiztasuna 24MHz edo 16Mhz?
2.8. Platform Designer Sistemaren Errendimendua Optimizatzea
Plataforma diseinatzaileak Altera FPGA diseinuetarako sistemaren interkonexioaren errendimendua optimizatzeko tresnak eskaintzen ditu.

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 39

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime software eta plataforma diseinatzailearekin
726952 | 2025.07.16
25. irudia. Optimizazio adibideaamples

Adibampirudian erakusten denak urrats hauek erakusten ditu:
1. Pipeline Bridge gehitzen du bide kritikoak arintzeko, honako hauek jarriz: a. Instrukzio-kudeatzailearen eta bere agenteen artean b. Datu-kudeatzailearen eta bere agenteen artean
2. Aplikatu benetako ataka bikoitzeko txipeko RAM memoria, ataka bakoitza Instrukzio Kudeatzaileari eta Datu Kudeatzaileari eskainita, hurrenez hurren.

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 40

Bidali Iritzia

2. Nios V prozesadorearen hardware sistemaren diseinua Quartus Prime softwarearekin eta plataforma diseinatzailearekin 726952 | 2025.07.16
Ikusi beheko esteka erlazionatuak, eskuragarri dauden tresnak aprobetxatzeko teknikak eta inplementazio bakoitzaren abantailak aurkezten dituztenak.
Informazio erlazionatua · Quartus® Prime Pro Edition erabiltzailearen gida: Plataforma diseinatzailea
Informazio gehiago lortzeko, jo Platform Designer sistemaren errendimendua optimizatzea gaira. · Quartus® Prime Standard Edition erabiltzailearen gida: Platform Designer Jo Platform Designer sistemaren errendimendua optimizatzea gaira informazio gehiago lortzeko.

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 41

726952 | 2025.07.16/XNUMX/XNUMX Bidali iritzia

3. Nios V prozesadorearen software sistemaren diseinua
Kapitulu honek Nios V prozesadorearen software garapen-fluxua eta zure diseinu-sistema txertatua garatzeko erabil ditzakezun software tresnak deskribatzen ditu. Edukia laburpen gisa balio du.view Nios V prozesadorearen software sistema bat garatu aurretik.
26. irudia. Softwarearen diseinu-fluxua
Hasi

Sortu BSP plataforma-diseinatzailean BSP editorea erabiliz

Sortu BSP Nios V komando shell-a erabiliz
Sortu aplikazioaren CMake Build File Nios V komando-shell-a erabiltzea

Oharra:

Inportatu BSP eta aplikazioaren CMake Build File
Eraiki Nios V prozesadorearen aplikazioa erabiliz
RiscFree IDE Intel FPGArako

Eraiki Nios V prozesadorearen aplikazioa edozein erabiliz
komando-lerroko iturburu-kode editorea, CMake eta Make
aginduak
Amaiera

Alterak gomendatzen du Altera FPGA garapen kit bat edo prototipo plaka pertsonalizatu bat erabiltzea software garapenerako eta arazketarako. Periferiko eta sistema mailako funtzio asko zure softwarea benetako plaka batean exekutatzen denean bakarrik daude eskuragarri.

© Altera Corporation. Altera, Alteraren logotipoa, `a` logotipoa eta beste Alteraren markak Altera Corporation-en marka erregistratuak dira. Alterak edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du, edozein unetan, abisurik gabe. Alterak ez du inolako erantzukizunik hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik, Alterak berariaz idatziz adosten ez badu izan ezik. Alterako bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea, argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. *Beste izen eta marka batzuk beste batzuen jabetzatzat har daitezke.

3. Nios V prozesadorearen software sistemaren diseinua 726952 | 2025.07.16
3.1. Nios V prozesadorearen software garapen fluxua
3.1.1. Zuzendaritza Batzordearen Laguntza Pakete Proiektua
Nios V Board Support Package (BSP) proiektua sistemaren laguntza-kode espezializatua duen liburutegi espezializatua da. BSP batek Nios V prozesadore hardware sistema bateko prozesadore bakar baterako pertsonalizatutako software exekuzio-ingurune bat eskaintzen du.
Quartus Prime softwareak Nios V Board Support Package Editor eta niosv-bsp utilitate tresnak eskaintzen ditu BSPren portaera kontrolatzen duten ezarpenak aldatzeko.
BSP batek elementu hauek ditu: · Hardwarearen abstrakzio-geruza · Gailuen kontrolatzaileak · Software pakete aukerakoak · Denbora errealeko sistema eragile aukerakoa
3.1.2. Aplikazio Proiektua
Nios VC/C++ aplikazio proiektu batek ezaugarri hauek ditu: · Iturburu-kode bilduma batez eta CMakeLists.txt batez osatuta dago.
— CMakeLists.txt-ek iturburu-kodea konpilatzen du eta BSP batekin eta aukerako liburutegi batekin edo gehiagorekin lotzen du, .elf bat sortzeko. file
· Iturburuetako bat files-k main() funtzioa dauka. · Liburutegietan eta BSPetan funtzioak deitzen dituen kodea barne hartzen du.
Alterak niosv-app utilitate tresna eskaintzen du Quartus Prime software utilitate tresnetan CMakeLists.txt aplikazioa sortzeko, eta RiscFree IDE Altera FPGAetarako iturburu kodea Eclipse oinarritutako ingurune batean aldatzeko.
3.2. Altera FPGA Txertatutako Garapen Tresnak
Nios V prozesadoreak software garapenerako tresna hauek onartzen ditu: · Erabiltzaile Interfaze Grafikoa (GUI) – Eskuragarri dauden garapen tresna grafikoak
Windows* eta Linux* sistema eragileak (SE). — Nios V Board Support Package Editor (Nios V BSP Editor) — Ashling RiscFree IDE Altera FPGAetarako · Komando-lerroko tresnak (CLI) – Nios V Command Shell-etik abiarazten diren garapen tresnak. Tresna bakoitzak bere dokumentazioa eskaintzen du, komando-lerrotik eskuragarri dagoen laguntza moduan. Ireki Nios V Command Shell eta idatzi komando hau: –laguntzea view Laguntza menua. — Nios V Utilities Tresnak — File Formatua Bihurtzeko Tresnak — Beste Utilitate Tresnak

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 43

3. Nios V prozesadorearen software sistemaren diseinua 726952 | 2025.07.16

25. taula. GUI tresnen eta komando-lerroko tresnen zereginen laburpena

Zeregin

GUI tresna

Komando-lerroko tresna

BSP bat sortzea

Nios V BSP editorea

· Quartus Prime Pro Edition softwarean: niosv-bsp -c -s=<.qsys file> -t= [AUKERAK] ezarpenak.bsp
· Quartus Prime Standard Edition softwarean: niosv-bsp -c -s=<.sopcinfo file> -t= [AUKERAK] ezarpenak.bsp

BSP bat sortzea lehendik dagoen .bsp erabiliz file
BSP bat eguneratzea

Nios V BSP editorea Nios V BSP editorea

niosv-bsp -g [AUKERAK] ezarpenak.bsp niosv-bsp -u [AUKERAK] ezarpenak.bsp

BSP bat aztertzea

Nios V BSP editorea

niosv-bsp -q -E= [AUKERAK] ezarpenak.bsp

Aplikazio bat sortzea

–

niosv-aplikazioa -a= -b= -s= files direktorioa> [AUKERAK]

Erabiltzaile liburutegi bat sortzea

–

niosv-aplikazioa -l= -s= files direktorioa> -p= [AUKERAK]

Aplikazio bat aldatzea Erabiltzaile liburutegi bat aldatzea Aplikazio bat eraikitzea

RiscFree IDE Altera FPGAetarako
RiscFree IDE Altera FPGAetarako
RiscFree IDE Altera FPGAetarako

Edozein komando-lerroko iturburu-editore
Edozein komando-lerroko iturburu-editore
· egin · cmegin

Erabiltzaile liburutegi bat eraikitzea

RiscFree IDE Altera FPGAetarako

· egin · cmegin

ELF aplikazio bat deskargatzea
.elf fitxategia bihurtzen file

RiscFree IDE Altera FPGAetarako
–

niosv-deskargatu
· elf2flash · elf2hex

Lotutako informazioa
Ashling RiscFree Altera FPGAetarako Garapen Ingurune Integratuaren (IDE) Erabiltzailearen Gida

3.2.1. Nios V prozesadore-plakaren euskarri-paketeen editorea
Nios V prozesadorearen BSP editorea erabil dezakezu zeregin hauek egiteko: · Nios V prozesadorearen BSP proiektu bat sortu edo aldatu · Ezarpenak, estekatzaileen eskualdeak eta atalen mapaketak editatu · Software paketeak eta gailuen kontrolatzaileak hautatu.
BSP editorearen gaitasunen artean niosv-bsp utilitateen gaitasunak daude. BSP editorean sortutako edozein proiektu komando-lerroko utilitateak erabiliz ere sor daiteke.

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 44

Bidali Iritzia

3. Nios V prozesadorearen software sistemaren diseinua 726952 | 2025.07.16

Oharra:

Quartus Prime Standard Edition softwareari dagokionez, jo AN 980: Nios V Processor Quartus Prime Software Support atalera BSP Editor GUI abiarazteko urratsak ikusteko.

BSP editorea abiarazteko, jarraitu urrats hauek: 1. Ireki plataforma-diseinatzailea eta joan atalera File menua.
a. BSP ezarpen bat irekitzeko file, egin klik Ireki… aukeran b. BSP berri bat sortzeko, egin klik BSP berria… aukeran. 2. Hautatu BSP editorea fitxa eta eman xehetasun egokiak.

27. irudia. BSP editorea abiarazi

Informazio erlazionatua AN 980: Nios V prozesadorea Quartus Prime softwarearen laguntza
3.2.2. RiscFree IDE Altera FPGAetarako
Altera FPGAetarako RiscFree IDEa Nios V prozesadorearentzako Eclipse-n oinarritutako IDE bat da. Alterak gomendatzen du Nios V prozesadorearen softwarea IDE honetan garatzea honako arrazoi hauengatik: · Ezaugarriak Nios V-rekin bateragarriak direla garatu eta egiaztatu dira.
prozesadorearen eraikuntza-fluxua. · Beharrezko tresna-kate eta laguntza-tresna guztiekin hornituta, eta horrek aukera ematen dizu
Nios V prozesadorearen garapena erraz hasteko.
Informazio erlazionatua Ashling RiscFree Altera FPGAetarako garapen ingurune integratuaren (IDE) erabiltzailearen gida
3.2.3. Nios V-ren utilitate tresnak
Komando-lerro batean idatzitako edo script batean txertatutako komandoekin Nios V programak sortu, aldatu eta eraiki ditzakezu. Atal honetan deskribatutako Nios V komando-lerroko tresnak hemen daude: /niosv/bin direktorioa.

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 45

3. Nios V prozesadorearen software sistemaren diseinua 726952 | 2025.07.16

26. taula. Nios V utilitateen tresnak

Komando-lerroko tresnak

Laburpena

niosv-app niosv-bsp niosv-download niosv-shell niosv-stack-report

Aplikazio-proiektu bat sortu eta konfiguratzeko.
BSP ezarpenak sortzeko edo eguneratzeko file eta sortu BSP files. ELF deskargatzeko file Nios® V prozesadore batera.
Nios V komando-shell-a irekitzeko. Zure .elf aplikazioak pila edo heap erabilerarako duen memoria-espazio soberan dagoenaren berri emateko.

3.2.4. File Formatuak bihurtzeko tresnak

File Datuak utilitate batetik bestera pasatzen direnean, formatu-bihurketa batzuetan beharrezkoa da. file formatu bihurtzeko tresnak daude
software instalazio direktorioa>/niosv/bin direktorioa.

27. taula. File Formatuak bihurtzeko tresnak

Komando-lerroko tresnak elf2flash elf2hex

Laburpena .elf fitxategia itzultzeko file flash memoria programatzeko .srec formatura. .elf itzultzeko file memoriaren hasierarako .hex formatura.

3.2.5. Beste utilitate tresnak

Baliteke komando-lerroko tresna hauek behar izatea Nios V prozesadore batean oinarritutako sistema bat eraikitzean. Komando-lerroko tresna hauek Intelek eskaintzen ditu... /quartus/bin edo hemendik eskuratua
kode irekiko tresnak.

28. taula. Beste komando-lerroko tresnak

Komando-lerroko tresnak

Mota

Laburpena

juart-terminala

Intelek emandakoa

Stdout eta stderr monitorizatzeko eta Nios® V prozesadore bati sarrera emateko
azpisistema stdin bidez. Tresna hau J-ri bakarrik aplikatzen zaioTAG UART IP Nios® V prozesadoreari konektatuta dagoenean.

openocd

Intelek emana OpenOCD exekutatzeko.

openocd-cfg-gen

Intelek emana · OpenOCD konfigurazioa sortzeko file· J bistaratzekoTAG kate gailuaren indizea.

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 46

Bidali Iritzia

726952 | 2025.07.16/XNUMX/XNUMX Bidali iritzia
4. Nios V prozesadorearen konfigurazioa eta abiarazteko irtenbideak
Nios V prozesadorea konfigura dezakezu softwarea memoria-kokapen desberdinetatik abiarazi eta exekutatzeko. Abiarazteko memoria Quad Serial Peripheral Interface (QSPI) flasha, On-Chip Memory (OCRAM) edo Tightly Coupled Memory (TCM) da.
Informazio erlazionatua · Pizteko abiarazleen baldintzak 193. orrialdean · Pizteko abiarazleak
Pizteko abiarazleei buruzko informazio gehiago lortzeko.
4.1. Sarrera
Nios V prozesadoreak bi abio-prozesu mota onartzen ditu: · Execute-in-Place (XIP) alt_load() funtzioa erabiliz · Programa RAM memorian kopiatua abio-kopiagailua erabiliz. Nios V-ren txertatutako programen garapena hardware abstrakzio-geruzan (HAL) oinarritzen da. HAL-ek abio-kargatzaile programa txiki bat eskaintzen du (abio-kopiagailua bezala ere ezagutzen dena), abio-memoriatik lotura-atalak exekuzio-denbora kokalekuan kopiatzen dituena abio-garaian. Programaren eta datuen memoriaren exekuzio-denbora kokalekuak zehaztu ditzakezu Board Support Package (BSP) Editorearen ezarpenak manipulatuz. Atal honek hau deskribatzen du: · Nios V prozesadorearen abio-kopiagailua, zure Nios V prozesadore sistema abiarazten duena honako hauen arabera:
abio memoriaren hautaketa · Nios V prozesadorearen abio aukerak eta fluxu orokorra · Nios V programazio irtenbideak hautatutako abio memoriarako
4.2. Aplikazioak lotzea
Nios V prozesadorearen proiektua sortzen duzunean, BSP editoreak bi estekatzaile sortzen ditu erlazionatuta. files: · linker.x: Lotura-komandoa file sortutako aplikazioak egiten duelafile erabilerak
.elf bitarra sortzeko file. · linker.h: Lotura-memoriaren diseinuari buruzko informazioa dauka. BSP proiektuan egiten dituzun lotura-ezarpenen aldaketa guztiek bi lotura-emaile hauen edukian eragina dute. fileNios V prozesadorearen aplikazio guztiek lotura-atal hauek dituzte:
© Altera Corporation. Altera, Alteraren logotipoa, `a` logotipoa eta beste Alteraren markak Altera Corporation-en marka erregistratuak dira. Alterak edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du, edozein unetan, abisurik gabe. Alterak ez du inolako erantzukizunik hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik, Alterak berariaz idatziz adosten ez badu izan ezik. Alterako bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea, argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. *Beste izen eta marka batzuk beste batzuen jabetzatzat har daitezke.

4. Nios V prozesadorearen konfigurazio eta abio irtenbideak 726952 | 2025.07.16

29. taula. Estekatzaileen atalak

.testua

Estekatzaileen atalak

.rodata

.rwdata

.bss

.pila

.stack

Deskribapenak Kode exekutagarria. Programaren exekuzioan erabilitako edozein irakurketa-soilik datu. Programaren exekuzioan erabilitako irakurketa-idazketa datuak gordetzen ditu. Hasieratu gabeko datu estatikoak ditu. Dinamikoki esleitutako memoria dauka. Funtzio-deien parametroak eta beste aldi baterako datu batzuk gordetzen ditu.

.elf fitxategiari estekatzaile atal gehigarriak gehi diezazkiokezu file kode eta datu pertsonalizatuak gordetzeko. Estekatzaile-atal hauek memoria-eskualde izendatuetan kokatzen dira, memoria-gailu fisikoekin eta helbideekin bat etortzeko definituta. Berez, BSP editoreak automatikoki sortzen ditu estekatzaile-atal hauek. Hala ere, aplikazio jakin baterako estekatzaile-atalak kontrola ditzakezu.

4.2.1. Lotura-jokabidea
Atal honek BSP editorearen lehenetsitako estekatze-portaera eta estekatze-portaera hori nola kontrolatu deskribatzen du.

4.2.1.1. BSP lotura lehenetsia
BSP konfigurazioan zehar, tresnek urrats hauek automatikoki egiten dituzte:
1. Memoria eskualdeen izenak esleitu: Esleitu izen bat sistemaren memoria gailu bakoitzari eta gehitu izen bakoitza estekatzaileari file memoria eskualde gisa.
2. Aurkitu memoria handiena: Identifikatu estekatzailearen irakurketa eta idazketa memoria eskualde handiena file.
3. Estekatzaile atalak esleitu: Jarri estekatzaile atal lehenetsiak (.text, .rodata, .rwdata, .bss, .heap eta .stack) aurreko urratsean identifikatutako memoria eskualdean.
4. Idatzi files: Idatzi linker.x eta linker.h fitxategiak files.
Normalean, estekatzaileen atalen esleipen eskemak softwarearen garapen prozesuan funtzionatzen du, aplikazioak funtzionatuko duela bermatuta baitago memoria nahikoa handia bada.
Lotura-portaera lehenetsiaren arauak Alterak sortutako bsp-set-defaults.tcl eta bsp-linker-utils.tcl Tcl scriptetan daude. /niosv/scripts/bsp-defaults direktorioa. niosv-bsp komandoak script hauek abiarazten ditu. Ez aldatu script hauek zuzenean.

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 48

Bidali Iritzia

4. Nios V prozesadorearen konfigurazio eta abio irtenbideak 726952 | 2025.07.16

4.2.1.2. Konfigura daitekeen BSP lotura
BSP editorearen Linker Script fitxan kudea dezakezu lotura-gida. Manipulatu lotura-gida metodo hauek erabiliz: · Gehitu memoria-eskualde bat: Memoria-eskualde baten izena memoria-gailu fisiko batera mapatzen du. · Gehitu atal baten mapaketa: Atal baten izena memoria-eskualde batera mapatzen du. BSP
Editoreak aukera ematen dizu view Memoria mapa aldaketak egin aurretik eta ondoren.

4.3. Nios V prozesadorea abiarazteko metodoak

Altera FPGA gailuetan Nios V prozesadorea abiarazteko hainbat metodo daude. Nios V prozesadorea abiarazteko metodoak flash memoriaren aukeraketaren eta gailu familien arabera aldatzen dira.

30. taula. Onartutako Flash memoriak, dagokien abio aukerekin

Onartutako abioko memoriak

Gailua

Txipean integratutako flasha (barne konfiguraziorako)

Gehienez 10 gailu bakarrik (txipean dagoen Flash IParekin)

Helburu Orokorreko QSPI Flasha (erabiltzaile datuetarako soilik)

FPGA gailu onartu guztiak (FPGA IP interfaze serial generikoarekin)

QSPI Flash konfigurazioa (Serieko konfigurazio aktiborako)

Kontrol blokeetan oinarritutako
gailuak (generikoekin)
Intel FPGA IP serieko flash interfazea)(2)

Nios V prozesadorea abiarazteko metodoak

Aplikazioaren exekuzio-denboraren kokapena

Abioko kopiagailua

Nios V prozesadorearen aplikazioa txipean bertan exekutatzen da Flashetik

Txip barruko flash memoria (XIP) + OCRAM/ kanpoko RAM memoria (idazgarri diren datu-ataletarako)

alt_load() funtzioa

Nios V prozesadorearen aplikazioa txiparen Flash memoriatik RAM memoriara kopiatu da abioko kopiatzailea erabiliz.

OCRAM/Kanpoko RAM

Abioko kargatzailea GSFI bidez berrerabiltzea

Nios V prozesadorearen aplikazioa QSPI flash memoria orokorretik exekutatzen da bertan

Helburu orokorreko QSPI flasha (XIP) + OCRAM/ Kanpoko RAMa (idazgarri diren datu-ataletarako)

alt_load() funtzioa

Nios V prozesadorearen aplikazioa QSPI flash orokorretik RAM memoriara kopiatu da abioko kopiatzailea erabiliz.

OCRAM/Kanpoko RAM

Abio-kargatzailea GSFI bidez

Nios V prozesadorearen aplikazioa QSPI flash konfiguraziotik exekutatzen da bertan

QSPI flash konfigurazioa (XIP) + OCRAM/ Kanpoko RAM (idazgarri diren datu-ataletarako)

alt_load() funtzioa

Nios V prozesadorearen aplikazioa konfigurazioko QSPI flash memoriatik RAM memoriara kopiatu da abioko kopiatzailea erabiliz.

OCRAM/ Kanpoko RAM abioko kargatzailea GSFI bidez jarraitua…

(2) Kontsultatu AN 980: Nios V Processor Quartus Prime Software Support gailuen zerrenda ikusteko.

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 49

4. Nios V prozesadorearen konfigurazio eta abio irtenbideak 726952 | 2025.07.16

Onartutako abioko memoriak
Txip barruko memoria (OCRAM) Memoria estu akoplatua (TCM)

Gailua
SDM oinarritutako gailuak (Intel FPGA IP posta-kutxa bezeroarekin). (2)
Altera FPGA gailu onartu guztiak (2)
Altera FPGA gailu onartu guztiak (2)

Nios V prozesadorea abiarazteko metodoak
Nios V prozesadorearen aplikazioa konfigurazioko QSPI flash memoriatik RAM memoriara kopiatu da abioko kopiatzailea erabiliz.
Nios V prozesadorearen aplikazioa OCRAMetik bertan exekutatzen da
Nios V prozesadorearen aplikazioa TCMtik bertan exekutatzen da

Aplikazioaren exekuzio-denboraren kokapena

Abioko kopiagailua

OCRAM/ Kanpoko RAM abioko kargatzailea SDM bidez

OCRAM

alt_load() funtzioa

TCM instrukzioa (XIP) Bat ere ez + Datu TCM (idazgarri diren datu-ataleetarako)

28. irudia. Nios V prozesadorearen abio-fluxua

Berrezarri

Prozesadoreak bektorea berrezartzeko jauzia egiten du (abio kodearen hasiera)

Aplikazioaren kodea beste memoria-kokapen batera kopiatu daiteke (abio-aukeren arabera)
Abio kodeak prozesadorea hasieratzen du

Abio aukeren arabera, abio kodeak datuen/kodearen hasierako balioak beste memoria espazio batera kopiatu ditzake (alt_load).
Abio kodeak aplikazioaren kodea eta datuen memoria espazioa hasieratzen ditu
Abio kodeak sistemaren periferiko guztiak HAL kontrolatzaileekin hasieratzen ditu (alt_main)
Sarrera nagusira.
Informazio erlazionatua · Altera FPGA IP interfaze serial generikorako erabiltzailearen gida
Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 50

Bidali Iritzia

4. Nios V prozesadorearen konfigurazio eta abio irtenbideak 726952 | 2025.07.16
· Posta-kutxa bezeroaren Altera FPGA IP erabiltzailearen gida · AN 980: Nios V prozesadorea Quartus Prime softwarearen laguntza
4.4. Nios V prozesadorea abiarazteko metodoen sarrera
Nios V prozesadore sistemek software irudiak sistemaren memorian konfiguratu behar dituzte prozesadoreak aplikazio programa exekutatzen hasi aurretik. Ikusi Lotura atalak lehenetsitako lotura atalak ikusteko.
BSP editoreak funtzio hauek betetzen dituen estekatzaile-script bat sortzen du: · Prozesadorearen softwarea estekatzaile-ezarpenen arabera lotuta dagoela ziurtatzen du
BSP editorearen eta softwarea memorian non dagoen zehazten du. · Prozesadorearen kode eskualdea memoria osagaian kokatzen du, honen arabera
esleitutako memoria osagaiak.
Hurrengo atalak Nios V prozesadorea abiarazteko metodo erabilgarriak laburki deskribatzen ditu.
4.4.1. Nios V prozesadorearen aplikazioa abioko flashetik exekutatzen da bertan
Alterak flash kontrolagailuak diseinatu zituen sistema berrezartzean Nios V prozesadoreak berehala eskura izan dezan abioko flash helbide espazioa, memoria kontrolagailua edo memoria gailuak hasieratu beharrik gabe. Horri esker, Nios V prozesadoreak abioko gailuetan gordetako aplikazio kodea zuzenean exekuta dezake, abioko kopiagailu bat erabili gabe kodea beste memoria mota batera kopiatzeko. Flash kontrolagailuak hauek dira: · Txip barruko flasha Txip barruko flash IParekin (MAX® 10 gailuan bakarrik) · Helburu orokorreko QSPI flasha IP serie generikoarekin · Konfigurazioko QSPI flasha IP serie generikoarekin (MAX 10 izan ezik)
gailuak)
Nios V prozesadorearen aplikazioa abioko flash memoriatik exekutatzen denean, BSP editoreak funtzio hauek egiten ditu: · .text estekatzaileen atalak abioko flash memoria eskualdean ezartzen ditu. · .bss,.rodata, .rwdata, .stack eta .heap estekatzaileen atalak RAM memorian ezartzen ditu.
memoria eskualdea. BSP ezarpenetan alt_load() funtzioa gaitu behar duzu datu atalak (.rodata, .rwdata,, .exceptions) RAM memoriara kopiatzeko sistema berrezartzean. Kode atala (.text) abioko flash memoria eskualdean geratzen da.
Informazio erlazionatua · Altera FPGA IP interfaze serial generikorako erabiltzailearen gida · Altera MAX 10 erabiltzailearen flash memoriaren erabiltzailearen gida
4.4.1.1. alt_load()
HAL kodean alt_load() funtzioa gai dezakezu BSP editorea erabiliz.
Exekutatu-lekuan abio-fluxuan erabiltzen denean, alt_load() funtzioak zeregin hauek egiten ditu:

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 51

4. Nios V prozesadorearen konfigurazio eta abio irtenbideak 726952 | 2025.07.16

· BSP ezarpenen arabera memoria atalak RAM memoriara kopiatzen dituen mini abio kopiatzaile gisa funtzionatzen du.
· Datu atalak (.rodata, .rwdata, .exceptions) RAM memorian kopiatzen ditu, baina ez kode atalak (.text). Kode atalaren (.text) atala irakurtzeko soilik den atala da eta abioko flash memoria eskualdean geratzen da. Partizio honek RAM erabilera minimizatzen laguntzen du, baina kodearen exekuzioaren errendimendua mugatu dezake, flash memoriarako sarbideak txipean dagoen RAMerako sarbideak baino motelagoak direlako.

Hurrengo taulan BSP editorearen ezarpenak eta funtzioak zerrendatzen dira:

31. taula. BSP editorearen ezarpenak
BSP Editorearen ezarpena hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Funtzioa alt_load() funtzioa gaitzen du. alt_load()-k .rodata atala RAM memorian kopiatzen du. alt_load()-k .rwdata atala RAM memorian kopiatzen du. alt_load()-k .exceptions atala RAM memorian kopiatzen du.

4.4.2. Nios V prozesadorearen aplikazioa abioko flash memoriatik RAM memoriara kopiatu da abioko kopiatzailea erabiliz
Nios V prozesadoreak eta HAL-ek abioko kopiatzaile bat dute, Nios V prozesadorearen aplikazio gehienentzat funtzionalitate nahikoa eskaintzen duena eta Nios V software garapen-fluxuarekin inplementatzeko erosoa dena.
Aplikazioak abioko kopiatzaile bat erabiltzen duenean, estekatzaileen atal guztiak (.text, .heap, .rwdata, .rodata, .bss, .stack) barneko edo kanpoko RAM batera ezartzen ditu. Nios V prozesadorearen aplikazio bat abioko flash memoriatik barneko edo kanpoko RAM memoriara kopiatzeko abioko kopiatzailea erabiltzeak exekuzioaren errendimendua hobetzen laguntzen du.
Abio aukera honetarako, Nios V prozesadoreak abio kopiatzaile softwarea exekutatzen hasten du sistema berrezartzean. Softwareak aplikazioa abio flash memoriatik barneko edo kanpoko RAM memoriara kopiatzen du. Prozesua amaitutakoan, Nios V prozesadoreak programaren kontrola aplikazioari transferitzen dio.

Oharra:

Abioko kopiatzailea flash-ean badago, ez da beharrezkoa alt_load() funtzioa deitzea, biek helburu bera baitute.

4.4.2.1. Nios V prozesadorearen abioko kargatzailea serieko flash interfaze generikoaren bidez
GSFI bidezko abio-kargatzailea Nios V prozesadorearen abio-kopiagailua da, kontrol-blokeetan oinarritutako gailuetan QSPI flash memoria onartzen duena. GSFI bidezko abio-kargatzaileak ezaugarri hauek ditu:
· Software aplikazioa memoria ez-hegazkorrean kokatzen du.
· Software aplikazioaren irudia deskonprimitu eta RAM memorian kopiatzen du.
· Kopiatzea amaitutakoan, automatikoki prozesadorearen exekuzioa RAM memorian dagoen aplikazio-kodera aldatzen du.

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 52

Bidali Iritzia

4. Nios V prozesadorearen konfigurazio eta abio irtenbideak 726952 | 2025.07.16

Abioko irudia abioko kopiagailuaren ondoren dago. Ziurtatu behar duzu Nios V prozesadorearen berrezartze-desplazamendua abioko kopiagailuaren hasierara seinalatzen duela. Irudiak: QSPI Flash-erako memoria-mapa GSFI bidez abioko kargatzailearekin QSPI Flash-erako memoria-mapa GSFI bidez abioko kargatzailearekin QSPI flash-erako flash memoria-mapa erakusten du abioko kopiagailu bat erabiltzean. Memoria-mapa honek flash memoriaren memoriak FPGA irudia eta aplikazio-softwarea gordetzen dituela suposatzen du.

32. taula. Nios V prozesadorearen nukleorako GSFI bidezko abio-kargatzailea

Nios V prozesadorearen nukleoa
Nios V/m prozesadorea

Abio-kargatzailea GSFI bidez File Kokapena
/niosv/osagaiak/abiarazle/ niosv_m_abiarazle.srec

Nios V/g prozesadorea

/niosv/osagaiak/abiarazle/ niosv_g_abiarazle.srec

29. irudia. QSPI Flash memoria-mapa abio-kargatzailearekin GSFI bidez

Bezeroaren datuak (*.hex)

Aplikazioaren kodea

Oharra:

Berrezarri bektorearen desplazamendua

Abioko kopiagailua

0x01E00000

FPGA irudia (*.sof)

0x00000000

1. Memoria maparen hasieran FPGA irudia dago, eta ondoren zure datuak, abioko kopiatzailea eta aplikazioaren kodea barne hartzen dituztenak.
2. Nios V prozesadorearen berrezartze-offset-a Platform Designer-en ezarri eta abioko kopiatzailearen hasierara zuzendu behar duzu.
3. FPGA irudiaren tamaina ezezaguna da. Quartus Prime proiektua konpilatu ondoren bakarrik jakin dezakezu tamaina zehatza. Altera FPGA irudiaren tamainaren goiko muga bat zehaztu behar duzu. Adibidez.ampAdibidez, FPGA irudiaren tamaina 0x01E00000 baino txikiagoa dela kalkulatzen bada, ezarri Berrezarri Desplazamendua 0x01E00000-ra Plataforma Diseinatzailean, eta hori ere abioko kopiatzailearen hasiera da.
4. Diseinu-jardunbide on bat berrezartze-bektorearen desplazamendua flash sektorearen mugan ezartzea da, software-aplikazioa eguneratzen denean FPGA irudiaren ezabatze partzialik gerta ez dadin ziurtatzeko.

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 53

4. Nios V prozesadorearen konfigurazio eta abio irtenbideak 726952 | 2025.07.16

4.4.2.2. Nios V prozesadorearen abioko kargatzailea gailu seguruen kudeatzailearen bidez
Secure Device Manager (SDM) bidezko abio-kargatzailea HAL aplikazio-kode bat da, Mailbox Client Altera FPGA IP HAL kontrolatzailea erabiltzen duena prozesadorea abiarazteko. Alterak abio-kargatzaile aplikazio hau gomendatzen du SDM oinarritutako gailuetan QSPI flash konfigurazioa erabiltzean Nios V prozesadorea abiarazteko.
Sistema berrezartzean, Nios V prozesadoreak lehenik Bootloader-a abiarazten du SDM bidez txipeko memoria txiki batetik, eta Bootloader-a exekutatzen du SDM bidez konfigurazioko QSPI flasharekin komunikatzeko Mailbox Client IP erabiliz.
SDM bidezko abio-kargatzaileak honako zeregin hauek egiten ditu: · Nios V softwarea konfigurazio QSPI flashean kokatzen du. · Nios V softwarea txiparen RAM memorian edo kanpoko RAM memorian kopiatzen du. · Prozesadorearen exekuzioa txiparen RAM memorian edo Nios V softwarera aldatzen du.
kanpoko RAM memoria.
Prozesua amaitutakoan, SDM bidezko abio-kargatzaileak programaren kontrola erabiltzaile-aplikazioari transferitzen dio. Alterak memoriaren antolaketa gomendatzen du SDM bidezko abio-kargatzailearen memoriaren antolaketa atalean azaltzen den bezala.
30. irudia. Abio-kargatzailea SDM prozesu-fluxuaren bidez

Konfigurazioa

Flasha

Nios V Softwarea

SDM

SDM-n oinarritutako FPGA gailua

Posta-kutxaren bezeroaren IPa

FPGA Logika Nios V

4 kanpoko RAM
Nios V Softwarea

Txipean 4

EMIF

RAM

On-Chip Memoria

Nios V.a

Softwarea

Abio-kargatzailea SDM bidez

1. Nios V prozesadoreak abioko kargatzailea SDM bidez exekutatzen du txipeko memoriatik.
2. SDM bidezko abio-kargatzaileak konfigurazio-flasharekin komunikatzen da eta Nios V softwarea aurkitzen du.
3. SDM bidezko abio-kargatzaileak Nios V softwarea konfigurazio-flashetik txipeko RAM memorian / kanpoko RAM memorian kopiatzen du.
4. SDM bidezko abio-kargatzaileak Nios V prozesadorearen exekuzioa txipeko RAMean / kanpoko RAMean dagoen Nios V softwarean aldatzen du.

4.4.3. Nios V prozesadorearen aplikazioa OCRAMetik bertan exekutatzen da
Metodo honetan, Nios V prozesadorearen berrezartze helbidea txipean dagoen memoriaren oinarrizko helbidera (OCRAM) ezartzen da. Aplikazioaren bitarra (.hex) file OCRAM memorian kargatzen da FPGA konfiguratzen denean, hardwarearen diseinua Quartus Prime softwarean konpilatu ondoren. Nios V prozesadorea berrezartzen denean, aplikazioa exekutatzen hasten da eta sarrera puntura adarkatzen da.

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 54

Bidali Iritzia

4. Nios V prozesadorearen konfigurazio eta abio irtenbideak 726952 | 2025.07.16

Oharra:

· OCRAMetik Exekutatu-In-Place-k ez du abioko kopiatzailerik behar, Nios V prozesadorearen aplikazioa sistema berrezartzean dagoeneko martxan dagoelako.
· Alterak abiarazte-metodo honetarako alt_load() gaitzea gomendatzen du, txertatutako softwareak berdin joka dezan FPGA gailuaren irudia berriro konfiguratu gabe berrezartzean.
· BSP ezarpenetan alt_load() funtzioa gaitu behar duzu sistema berrezartzean .rwdata atala kopiatzeko. Metodo honetan, hasieratutako aldagaien hasierako balioak dagokien aldagaietatik bereizita gordetzen dira, programa exekutatzean gainidatzi ez daitezen.

4.4.4. Nios V prozesadorearen aplikazioa TCMtik bertan exekutatzea
Exekutatu-lekuan metodoak Nios V prozesadorearen berrezartze helbidea memoria estu akoplatuaren (TCM) oinarrizko helbidera ezartzen du. Aplikazioaren bitarra (.hex) file TCM-an kargatzen da FPGA konfiguratzen duzunean Quartus Prime softwarean hardwarearen diseinua konpilatu ondoren. Nios V prozesadorea berrezartzen denean, aplikazioa exekutatzen hasten da eta sarrera puntura adarkatzen da.

Oharra:

TCMtik Execute-In-Place-k ez du abioko kopiatzailerik behar, Nios V prozesadorearen aplikazioa sistema berrezartzean dagoeneko instalatuta baitago.

4.5. Nios V prozesadorea txipean integratutako flash memoriatik (UFM) abiaraztea

Nios V prozesadorea txiparen barneko flash memoriatik (UFM) abiarazteko eta softwarea exekutatzeko aukera MAX 10 FPGA gailuetan dago eskuragarri. Nios V prozesadoreak bi abiarazte aukera hauek onartzen ditu txiparen barneko flash memoria erabiliz, barne konfigurazio moduan:
Nios V prozesadorearen aplikazioa txipean dagoen Flash memoriatik exekutatzen da.
· Nios V prozesadorearen aplikazioa txiparen barneko Flash memoriatik RAM memoriara kopiatzen da abioko kopiatzailea erabiliz.

33. taula. Onartutako Flash memoriak dagokien abio aukerekin

Onartutako abioko memoriak

Nios V abiarazte metodoak

Aplikazioaren exekuzio-denboraren kokapena

Abioko kopiagailua

MAX 10 gailu bakarrik (OnChip Flash IP-rekin)

Nios V prozesadorearen aplikazioa txipean bertan exekutatzen da Flashetik
Nios V prozesadorearen aplikazioa txiparen Flash memoriatik RAM memoriara kopiatu da abioko kopiatzailea erabiliz.

Txip barruko flash memoria (XIP) + OCRAM/ kanpoko RAM memoria (idazgarri diren datu-ataletarako)

alt_load() funtzioa

OCRAM/ Kanpoko RAM

Abioko kargatzailea GSFI bidez berrerabiltzea

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 55

4. Nios V prozesadorearen konfigurazio eta abio irtenbideak 726952 | 2025.07.16

31. irudia.

Diseinua, konfigurazioa eta abio-fluxua
Diseinua · Sortu zure Nios V prozesadorean oinarritutako proiektua Plataforma Diseinatzailea erabiliz. · Ziurtatu kanpoko RAM memoria edo txipean integratutako RAM memoria dagoela sistemaren diseinuan.

FPGA konfigurazioa eta konpilazioa
· Ezarri barne konfigurazio modu bera txip integratuko Flash IP-an Platform Designer-en eta Quartus Prime softwarean. · Ezarri Nios V prozesadorearen berrezartze agentea txip integratuko Flash gisa. · Aukeratu nahiago duzun UFM hasieratze metodoa. · Sortu zure diseinua Platform Designer-en. · Konpilatu zure proiektua Quartus Prime softwarean.

Erabiltzaile Aplikazioaren BSP Proiektua · Nios V prozesadorearen HAL BSP bat sortu .sopcinfo fitxategian oinarrituta file Platform Designer-ek sortua. · Editatu Nios V prozesadorearen BSP ezarpenak eta Linker Script-a BSP editorean. · Sortu BSP proiektua.
Erabiltzaile Aplikazioaren APP Proiektua · Nios V prozesadorearen aplikazio kodea garatu. · Nios V prozesadorearen aplikazioa konpilatu eta Nios V prozesadorearen aplikazioa sortu (.hex) file. · Zure proiektua Quartus Prime softwarean berkonpilatu, Intel FPGA On-Chip Flash IP-n memoriaren edukia hasieratu aukera markatu baduzu.

Programazioa Files Bihurketa, Deskargatu eta Exekutatu · Txip barruko Flash .pof fitxategia sortu file Bihurtu Programazioa erabiliz Files funtzioa Quartus Prime softwarean.
· Programatu .pof fitxategia file zure MAX 10 gailuan. · Itzali eta berrabiarazi hardwarea.
4.5.1. MAX 10 FPGA Txipean Flasharen Deskribapena
MAX 10 FPGA gailuek txipean dagoen flash memoria dute, bi zatitan segmentatua: · Konfigurazio Flash Memoria (CFM) — hardwarearen konfigurazio datuak gordetzen ditu
MAX 10 FPGA. · Erabiltzailearen Flash Memoria (UFM) — erabiltzailearen datuak edo software aplikazioak gordetzen ditu.
MAX 10 gailuaren UFM arkitektura IP bigun eta gogorren konbinazio bat da. Quartus Prime softwarearen txipean integratutako Flash IP nukleoa erabiliz bakarrik sar zaitezke UFMra.
Txip integratuko Flash IP nukleoak honako ezaugarri hauek onartzen ditu: · UFM eta CFM sektoreetarako irakurketa edo idazketa sarbidea (Plataforma Diseinatzailean gaituta badago)
Avalon MM datu eta kontrol esklabo interfazea erabiliz. · Orrialdeak ezabatzea, sektoreak ezabatzea eta sektoreak idaztea onartzen ditu. · UFM irakurketa/idazketa sarbideetarako simulazio eredua hainbat EDA simulazio tresna erabiliz.

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 56

Bidali Iritzia

4. Nios V prozesadorearen konfigurazio eta abio irtenbideak 726952 | 2025.07.16

34. taula. MAX 10 FPGA gailuetako txipeko flash eskualdeak

Flash eskualdeak

Funtzionalitatea

Konfigurazio Flash Memoria (CFM0-2 sektoreak)

FPGA konfigurazioa file biltegiratzea

Erabiltzailearen Flash Memoria (UFM0-1 sektoreak)

Nios V prozesadorearen aplikazioa eta erabiltzaile datuak

MAX 10 FPGA gailuek hainbat konfigurazio modu onartzen dituzte eta modu horietako batzuek CFM1 eta CFM2 UFM eskualde gehigarri gisa erabiltzea ahalbidetzen dute. Hurrengo taulan FPGA konfigurazio irudien biltegiratze kokapena erakusten da, MAX 10 FPGAren konfigurazio moduetan oinarrituta.

35. taula. FPGA konfigurazio-irudien biltegiratze-kokapena

Konfigurazio modua Irudi konprimitu bikoitzak

CFM2 Irudi Konprimitua 2

CFM1

CFM0 Irudi Konprimitua 1

Irudi konprimitu gabe bakarra

UFM Birtuala

Irudi konprimitu gabea

Memoriaren hasieraketarekin konprimitu gabeko irudi bakarra

Irudi konprimitu gabea (aurrez hasieratutako txipeko memoria-edukiarekin)

Memoria Hasieratzearekin konprimitutako irudi bakarra Irudi konprimitua (aurrez hasieratutako txipean memoria edukiarekin)

Irudi konprimitu bakarra

UFM Birtuala

Irudi konprimitua

MAX 10 FPGA-etan flash memoriara sartzeko, txiparen barneko Flash IP nukleoa erabili behar duzu. Txiparen barneko Flash IP-a instantziatu eta Quartus Prime softwarera konekta dezakezu. Nios V soft core prozesadoreak Platform Designer interkonexioak erabiltzen ditu txiparen barneko Flash IP-arekin komunikatzeko.
32. irudia. Txip barruko Flash IParen eta Nios V prozesadorearen arteko konexioa

Oharra:

Ziurtatu txiparen barneko Flash csr ataka Nios V prozesadorearen data_manager-era konektatuta dagoela prozesadoreak idazketa eta ezabatze eragiketak kontrolatu ahal izan ditzan.
Txip barruko Flash IP nukleoak bost flash sektoretara sarbidea eman dezake: UFM0, UFM1, CFM0, CFM1 eta CFM2.
UFM eta CFM sektoreei buruzko informazio garrantzitsua: · CFM sektoreak konfigurazio (bitstream) datuak (*.pof) gordetzeko dira.
Erabiltzaileen datuak UFM sektoreetan gorde daitezke eta ezkutuan egon daitezke, Plataforma Diseinatzailearen tresnan ezarpen zuzenak hautatzen badira.
· Gailu batzuek ez dute UFM1 sektorerik. MAX 10 FPGA gailu bakoitzean eskuragarri dauden sektoreak ikusteko, kontsultatu taula hau: UFM eta CFM Sektorearen Tamaina.

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 57

4. Nios V prozesadorearen konfigurazio eta abio irtenbideak 726952 | 2025.07.16

· CFM2 UFM birtual gisa konfigura dezakezu Irudi Konprimitu Gabeko Bakarraren konfigurazio modua hautatuta.
· CFM2 eta CFM1 UFM birtual gisa konfigura ditzakezu Irudi Konprimitu Gabeko Bakarraren konfigurazio modua hautatuta.
· Sektore bakoitzaren tamaina hautatutako MAX 10 FPGA gailuen arabera aldatzen da.

36. taula.

UFM eta CFM sektorearen tamaina
Taula honek UFM eta CFM matrizeen neurriak zerrendatzen ditu.

Gailua

Sektore bakoitzeko orrialdeak

UFM1 UFM0 CFM2 CFM1 CFM0

Orriaren tamaina (Kbit)

Gehienezko Erabiltzailea
Flash memoriaren tamaina (Kbit) (3)

Konfigurazio Memoriaren Tamaina Totala (Kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

OCRAM Tamaina (Kbit)
108 189 378 549 675 1260 1638

Informazio erlazionatua · MAX 10 FPGA konfigurazioaren erabiltzailearen gida · Altera MAX 10 erabiltzailearen flash memoriaren erabiltzailearen gida

4.5.2. Nios V prozesadorearen aplikazioa UFMtik bertan exekutatzea

UFM-tik Execute-In-Place irtenbidea egokia da txipean memoriaren erabilera mugatua behar duten Nios V prozesadore aplikazioetarako. alt_load() funtzioak abioko kopiatzaile txiki gisa funtzionatzen du, datu atalak (.rodata, .rwdata edo .exceptions) abioko memoriatik RAMera kopiatzen dituena BSP ezarpenen arabera. Kode atala (.text),
Irakurtzeko soilik den atala MAX 10 txiparen barneko Flash memoria eskualdean geratzen da. Konfigurazio honek RAMaren erabilera minimizatzen du, baina kodearen exekuzioaren errendimendua mugatu dezake, flash memoriarako sarbidea txiparen barneko RAMa baino motelagoa baita.

Nios V prozesadorearen aplikazioa UFM sektorean programatuta dago. Nios V prozesadorearen berrezartze bektoreak UFM oinarrizko helbidera seinalatzen du sistema berrezarri ondoren UFMtik kodea exekutatzeko.

Aplikazioa arazteko iturburu-mailako arazgailua erabiltzen ari bazara, hardware-ete-puntu bat erabili behar duzu. Hau da, UFM-k ez duelako ausazko memoria-sarbidea onartzen, eta hori beharrezkoa da eten-puntu leunen arazketarako.

Oharra:

Ezin duzu UFM ezabatu edo idatzi MAX 10-en exekuzio-in-place egiten ari zaren bitartean. Aldatu abioko kopiagailu metodora UFM ezabatu edo idatzi behar baduzu.

(3) Balio posible maximoa, hautatzen duzun konfigurazio moduaren araberakoa dena.

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 58

Bidali Iritzia

4. Nios V prozesadorearen konfigurazio eta abio irtenbideak 726952 | 2025.07.16

33. irudia. UFM-ko Nios V prozesadorearen aplikazioaren XIP

Gehienez 10 gailu

.POF
Nios V Hardwarea .SOF
Nios V Softwarea .HEX

Quartus programatzailea

Txip barruko flasha

CFM

Nios V Hardwarea

UFM

Nios V Softwarea

Barne Konfigurazioa

Txip barruko flash IP

FPGA logika
Nios V prozesadorea

Txip barruko RAMa

Kanpokoa

RAM

EMIF

4.5.2.1. Hardwarearen diseinu-fluxua
Hurrengo atalak Nios V prozesadore aplikazio baterako sistema abiarazgarri bat On-Chip Flashetik eraikitzeko urratsez urrats metodo bat deskribatzen du.ampBeheko irudia MAX 10 gailua erabiliz eraikita dago.
IP osagaien ezarpenak
1. Sortu zure Nios V prozesadore proiektua Quartus Prime eta Platform Designer erabiliz. 2. Ziurtatu kanpoko RAM edo On-Chip Memory (OCRAM) bat gehituta dagoela zure Plataformara.
Diseinatzaile sistema.

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 59

4. Nios V prozesadorearen konfigurazio eta abio irtenbideak 726952 | 2025.07.16
34. irudia. AdibampNios V OnChip Flash-etik (UFM) abiarazteko IP konexioak Plataforma Diseinatzailean

3. Txip barruko Flash IP parametroen editorean, ezarri Konfigurazio Modua honako hauetako batean, zure diseinu-lehentasunen arabera: · Irudi bakarra konprimitu gabe · Irudi bakarra konprimitu gabe · Memoriaren hasieraketa duen irudi bakarra konprimitu gabe · Memoriaren hasieraketa duen irudi bakarra konprimitu gabe
Irudi konprimitu bikoitzei buruzko informazio gehiago lortzeko, jo MAX 10 FPGA konfigurazioaren erabiltzailearen gida – Sistemaren urruneko eguneratzera.

Oharra:

Txip barruko Flash IP-ko CFM eskualde guztiei Sarbide Ezkutua esleitu behar diezu.

35. irudia. Konfigurazio moduaren hautaketa txipean integratutako flash parametroen editorean

Txip barruko Flash IP ezarpenak – UFM hasieratzea Zure lehentasunen arabera, metodo hauetako bat aukera dezakezu:

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 60

Bidali Iritzia

4. Nios V prozesadorearen konfigurazio eta abio irtenbideak 726952 | 2025.07.16

Oharra:

Hurrengo azpikapituluetako urratsak (Softwarearen diseinu-fluxua eta programazioa) hemen egiten duzun hautaketaren araberakoak dira.

· 1. metodoa: SOF-eko UFM datuak hasieratu konpilazioan zehar
Quartus Primek UFM hasieratze datuak SOF-en sartzen ditu konpilazioan zehar. SOF berkonpilazioa beharrezkoa da UFM datuetan aldaketak badaude.
1. Markatu Hasierako flash edukia eta Gaitu hasieratze ez-lehenetsia file.

36. irudia. Flash edukia hasieratu eta lehenetsi gabeko hasieraketa gaitu File

2. Sortutako .hex fitxategiaren bidea zehaztu file (elf2hex komandotik) Erabiltzaileak sortutako hex edo mif-ean file.
37. irudia. .hex gehitzea File Bidea

· 2. metodoa: UFM datuak konpilatutako SOF batekin konbinatu POF sorkuntzan zehar
UFM datuak konpilatutako SOFarekin konbinatzen dira programazioa bihurtzerakoan. files. Ez duzu SOF berriro konpilatu beharrik, UFM datuak aldatzen badira ere. Garapenean zehar, ez duzu SOF berriro konpilatu beharrik. fileaplikazioan egindako aldaketetarako. Alterak metodo hau gomendatzen die aplikazioen garatzaileei.
1. Desmarkatu "Flash edukia hasieratu" aukera.
38. irudia. Flash edukia hasieratzea lehenetsi gabeko hasieraketarekin File

Berrezarri agentearen ezarpenak Nios V prozesadorearen exekuzio-in-place metodorako
1. Nios V prozesadorearen parametro-editorean, ezarri Berrezarri agentea Txip barruko Flash gisa.
39. irudia. Nios V prozesadorearen parametro-editorearen ezarpenak Berrezarri agentea txipean Flash gisa ezarrita dagoelarik

2. Egin klik Sortu HDL aukeran Sorkuntza elkarrizketa-koadroa agertzen denean. 3. Zehaztu irteera file sorkuntza aukerak eta egin klik Sortu aukeran.

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 61

4. Nios V prozesadorearen konfigurazio eta abio irtenbideak 726952 | 2025.07.16
Quartus Prime softwarearen ezarpenak 1. Quartus Prime softwarean, egin klik Esleipenak Gailua Gailua eta PINa aukeran.
Aukeren konfigurazioa. Ezarri konfigurazio modua txipean integratutako Flash IP-n ezarritakoaren arabera. 40. irudia. Konfigurazio moduaren hautaketa Quartus Prime Software-n

2. Sakatu Ados Gailu eta Pin aukeren leihotik irteteko,
3. Sakatu Ados Gailuaren leihotik irteteko.
4. Egin klik Prozesatzen hasi konpilazioan zure proiektua konpilatu eta .sof fitxategia sortzeko. file.

Oharra:

Quartus Prime softwarean eta Platform Designer parametro-editorean konfigurazio moduaren ezarpena desberdina bada, Quartus Prime proiektuak huts egingo du errore-mezu hau erakutsiz.

41. irudia.

Konfigurazio Modu Ezarpen Desberdinaren Errore Mezua (14740): “q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block” atomoaren konfigurazio modua ez dator bat proiektuaren ezarpenarekin. Eguneratu eta birsortu Qsys sistema proiektuaren ezarpenarekin bat etor dadin.

Informazio erlazionatua MAX 10 FPGA konfigurazioaren erabiltzailearen gida

4.5.2.2. Softwarearen diseinu-fluxua
Atal honek Nios V prozesadorearen software proiektua sortu eta eraikitzeko diseinu-fluxua eskaintzen du. Eraikuntza-fluxu arinagoa bermatzeko, zure diseinu-proiektuan antzeko direktorio-zuhaitz bat sortzea gomendatzen dizugu. Hurrengo software-diseinu-fluxua direktorio-zuhaitz honetan oinarritzen da.
Software proiektuaren direktorio-zuhaitza sortzeko, jarraitu urrats hauek: 1. Zure diseinu-proiektuaren karpetan, sortu software izeneko karpeta bat. 2. Software karpetan, sortu hal_app eta hal_bsp izeneko bi karpeta.
42. irudia. Software proiektuen direktorio-zuhaitza

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 62

Bidali Iritzia

4. Nios V prozesadorearen konfigurazio eta abio irtenbideak 726952 | 2025.07.16
Aplikazioaren BSP proiektua sortzea
BSP editorea abiarazteko, jarraitu urrats hauek: 1. Sartu Nios V komando shell-ean. 2. Deitu BSP editorea niosv-bsp-editor komandoarekin. 3. BSP editorean, egin klik File BSP proiektua hasteko BSP berria. 4. Konfiguratu ezarpen hauek:
· SOPCren informazioa File izena: Eman SOPCINFO file (.sopcinfo). · CPU izena: Aukeratu Nios V prozesadorea. · Sistema eragilea: Aukeratu Nios V prozesadorearen sistema eragilea. · Bertsioa: Utzi lehenetsita. · BSP helburu direktorioa: Aukeratu BSP proiektuaren direktorio bidea. Aukera hau duzu:
aurrez ezarri hemen /software/hal_bsp Kokapen lehenetsiak erabili gaituz. · BSP ezarpenak File izena: Idatzi BSP ezarpenen izena File· Tcl script gehigarriak: Eman BSP Tcl script bat Gaitu Tcl script gehigarria gaituta. 5. Sakatu Ados.
43. irudia. Konfiguratu BSP berria

BSP editorea konfiguratzea eta BSP proiektua sortzea
Prozesadorearen salbuespen bektorea Txip Integraleko Memorian (OCRAM) edo Txip Integraleko Flash memorian defini dezakezu, zure diseinu lehentasunen arabera. Salbuespen bektore memoria OCRAM/Kanpoko RAM gisa ezartzea gomendatzen da etenaldiaren prozesamendua azkarrago egiteko. 1. Joan Ezarpen Nagusiak Aurreratua hal.linker atalera. 2. Txip Integraleko Flash memoria hautatzen baduzu salbuespen bektore gisa,
a. Gaitu ezarpen hauek:

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 63

4. Nios V prozesadorearen konfigurazio eta abio irtenbideak 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata 44. irudia. Advanced.hal.linker ezarpenak

b. Egin klik BSP editorearen Linker Script fitxan. c. Ezarri .exceptions eta .text eskualdeak Linker Section Name-n
Txip barruko flasha. d. Ezarri estekatzailearen atalaren izena zerrendako gainerako eskualdeak txip barruko flash gisa.
Memoria (OCRAM) edo kanpoko RAM memoria.
45. irudia. Lotura-eskualdearen ezarpenak (salbuespen bektore-memoria: txipean dagoen flasha)

3. OCRAM/Kanpoko RAM hautatzen baduzu salbuespen bektore gisa, a. Gaitu ezarpen hauek: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
46. irudia. Lotura-eskualdearen ezarpenak (salbuespen bektore memoria: OCRAM/Kanpoko RAM)

b. Egin klik BSP editorearen Linker Script fitxan.
c. Ezarri Linker Atalaren Izeneko .testu eskualdeak Txip Bereko Flash gisa.
d. Ezarri Linker Section Name zerrendako gainerako eskualdeak Txip Integratuko Memorian (OCRAM) edo kanpoko RAM memorian.

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 64

Bidali Iritzia

4. Nios V prozesadorearen konfigurazio eta abio irtenbideak 726952 | 2025.07.16
47. irudia. Lotura-eskualdearen ezarpenak (salbuespen bektore memoria: OCRAM)
4. Egin klik Sortu aukeran BSP proiektua sortzeko. Erabiltzaile Aplikazioaren Proiektua Sortzea File 1. Joan software/hal_app karpetara eta sortu zure aplikazioaren iturburua
kodea. 2. Abiarazi Nios V komando-shell-a. 3. Exekutatu beheko komandoa CMakeLists.txt aplikazioa sortzeko.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/
Erabiltzaile Aplikazio Proiektua Eraikitzea Erabiltzaile aplikazio proiektua Ashling RiscFree IDE for Altera FPGAs erabiliz edo komando lerroko interfazearen (CLI) bidez eraiki dezakezu. CLI erabiltzea nahiago baduzu, erabiltzaile aplikazioa komando hau erabiliz eraiki dezakezu: cmake -G “Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
Aplikazioa (.elf) file software/hal_app/build karpetan sortzen da. HEX sortzea File .hex bat sortu behar duzu. file zure .elf aplikaziotik file, beraz, .pof bat sor dezakezu file gailuak programatzeko egokia. 1. Abiarazi Nios V komando-shell-a. 2. Nios V prozesadorearen aplikazioa txipean dagoen Flashetik abiarazteko, erabili honako hau
komando-lerroa zure aplikaziorako ELF HEX bihurtzeko. Komando honek erabiltzaile-aplikazioa sortzen du (onchip_flash.hex) file. elf2hex softwarea/hal_app/build/ .elf -o txip_flash.hex
-b -w 8 -e 3. Berriro konpilatu hardwarearen diseinua, Txip osoko Flash IP-n memoriaren edukia hasieratu aukera markatu baduzu (1. metodoa). Honek softwarearen datuak (.HEX) SOF-ean sartzeko balio du. file.

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 65

4. Nios V prozesadorearen konfigurazio eta abio irtenbideak 726952 | 2025.07.16
4.5.2.3. Programazioa 1. Quartus Prime-n, egin klik File Bihurtu Programazioa File2. atala. Irteera programazioaren azpian file, aukeratu Programatzailearen Objektua File (.pof) Programazio gisa file mota. 3. Ezarri Modua Barne Konfigurazio gisa.
48. irudia. Bihurketa programazioa File Ezarpenak
4. Egin klik Aukerak/Abioko informazioa… aukeran, MAX 10 Gailuaren Aukeren leihoa agertuko da. 5. Txip integratuko Flash IP-ko flash edukia hasieratu ezarpenetan oinarrituta, egin
urrats hauetako bat: · Flash edukia hasieratu markatuta badago (1. metodoa), UFM hasieratze datuak
Quartus Prime konpilazioan SOF-en sartu zen. — Hautatu Page_0 UFM iturrirako: aukera. Sakatu Ados eta jarraitu
hurrengoa. 49. irudia. UFM iturbururako Page_0 ezartzea, Flash edukia hasieratzea markatuta badago

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 66

Bidali Iritzia

4. Nios V prozesadorearen konfigurazio eta abio irtenbideak 726952 | 2025.07.16
· Flash edukia hasieratu markatuta ez badago (2. metodoa), aukeratu Memoria kargatu file UFM iturriaren aukerarako. Arakatu sortutako txiparen barneko Flash HEX fitxategira. file (onchip_flash.hex) hemen File bidea: eta egin klik Ados botoian. Urrats honek UFM datuak SOF-ri gehitzen dizkio bereizita file programazioan zehar. file bihurketa.
50. irudia. Kargatzeko memoria ezartzea File UFM iturbururako, hasierako Flash edukia markatu gabe badago

6. Bihurtu programazioan File elkarrizketa-koadroa, sarreran fileatala bihurtzeko, egin klik Gehitu botoian File… eta sortutako Quartus Prime .sof fitxategira seinalatu file.
51. irudia. Sarrera Files bihurtzeko Convert programazioan FileIrudi Bakarreko Modurako s

7. Egin klik Sortu aukeran .pof fitxategia sortzeko. file8. Programatu .pof fitxategia file zure MAX 10 gailuan. 9. Itzali eta berrabiarazi hardwarea.

4.5.3. Nios V prozesadorearen aplikazioa UFMtik RAMera kopiatu da Boot Copier erabiliz

Alterak irtenbide hau gomendatzen du MAX 10 FPGA Nios V prozesadore sistemaren diseinuetarako, aplikazio softwarearen garapenaren hainbat iterazio eta sistemaren errendimendu handia behar direnean. Abioko kopiatzailea UFM barruan dago, berrezartze bektorearen helbide bereko desplazamendu batean. Nios V aplikazioa abioko kopiatzailearen ondoan dago.

Abio aukera honetarako, Nios V prozesadoreak abio kopiatzailea exekutatzen hasten da sistema berrezartzean, aplikazioa UFM sektoretik OCRAM edo kanpoko RAM memoriara kopiatzeko. Kopiatzea amaitutakoan, Nios V prozesadoreak programaren kontrola aplikazioari transferitzen dio.

Oharra:

Aplikatutako abioko kopiatzailea GSFI bidezko abioko kargatzailearen berdina da.

Bidali Iritzia

Nios® V Txertatutako Prozesadorearen Diseinu Eskuliburua 67

4. Nios V prozesadorearen konfigurazio eta abio irtenbideak 726952 | 2025.07.16

52. irudia. Nios V aplikazioa UFMtik RAMera kopiatua Boot Copier erabiliz

Gehienez 10 gailu

.POF
Nios V Hardwarea .SOF
Nios V Softwarea .HEX
Abio-kargatzailea .SREC

Quartus programatzailea

Kanpoko RAM
Nios V Softwarea

Txip barruko flasha

CFM

Nios V Hardwa

Dokumentuak / Baliabideak

altera Nios V prozesadore txertatua [pdfErabiltzailearen gida
Nios V, Nios Vm, Nios Vg, Nios Vc, Nios V Txertatutako Prozesadorea, Nios V, Txertatutako Prozesadorea, Prozesadorea

Erreferentziak

Erabiltzailearen eskuliburua

altera Nios V prozesadore txertatua

Zehaztapenak

Nios V prozesadorearen hardware sistemaren diseinua

Nios V prozesadorearen software sistemaren diseinua

Nios V prozesadorearen konfigurazio eta abiarazteko irtenbideak

Dokumentuak / Baliabideak

Erreferentziak

Utzi iruzkin bat

Utzi erantzuna