25G Ethernet Intel® FPGA IP bertsioaren oharrak
Erabiltzailearen Gida
25G Ethernet Intel FPGA IP bertsioaren oharrak (Intel Agilex gailuak)
Intel® FPGA IP bertsioak Intel Quartus® Prime Design Suite softwarearen bertsioekin bat datoz v19.1 arte. Intel Quartus Prime Design Suite softwarearen 19.2 bertsioan hasita, Intel FPGA IP-k bertsio-eskema berri bat du.
Intel FPGA IP bertsioa (XYZ) zenbakia alda daiteke Intel Quartus Prime softwarearen bertsio bakoitzarekin. Aldaketa bat:
- X-k IParen berrikuspen garrantzitsu bat adierazten du. Intel Quartus Prime softwarea eguneratzen baduzu, IP-a birsortu behar duzu.
- Y-k IPak ezaugarri berriak dituela adierazten du. Sortu zure IPa eginbide berri hauek sartzeko.
- Z-k adierazten du IPak aldaketa txikiak dituela. Birsortu zure IP aldaketa hauek sartzeko.
1.1. 25G Ethernet Intel FPGA IP v1.0.0
1. taula. v1.0.0 2022.09.26
| Intel Quartus Prime bertsioa | Deskribapena | Eragina |
| 22.3 | Intel Agilex™ F-tile gailuen familiarako laguntza gehitu da. • 25G-ko abiadura-tasa bakarrik onartzen da. • 1588 Precision Time Protocol ez da onartzen. |
— |
Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. *Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.
ISO
9001:2015
Erregistratua
25G Ethernet Intel FPGA IP bertsioaren oharrak (Intel Stratix 10 gailuak)
Bertsio-ohar bat IP bertsio zehatz baterako erabilgarri ez badago, IP-ak ez du aldaketarik bertsio horretan. 18.1 bertsiora arteko IP eguneratzeen bertsioei buruzko informazioa lortzeko, ikusi Intel Quartus Prime Design Suite Eguneratze-oharrak.
Intel FPGA IP bertsioak Intel Quartus Prime Design Suite softwarearen bertsioekin bat datoz v19.1 arte. Intel Quartus Prime Design Suite softwarearen 19.2 bertsioan hasita, Intel
FPGA IP-k bertsio-eskema berria du.
Intel FPGA IP bertsioa (XYZ) zenbakia alda daiteke Intel Quartus Prime softwarearen bertsio bakoitzarekin. Aldaketa bat:
- X-k IParen berrikuspen garrantzitsu bat adierazten du. Intel Quartus Prime softwarea eguneratzen baduzu, IP-a birsortu behar duzu.
- Y-k IPak ezaugarri berriak dituela adierazten du. Sortu zure IPa eginbide berri hauek sartzeko.
- Z-k adierazten du IPak aldaketa txikiak dituela. Birsortu zure IP aldaketa hauek sartzeko.
Lotutako informazioa
- Intel Quartus Prime Design Suite eguneratzearen bertsio-oharrak
- 25G Ethernet Intel Stratix®10 FPGA IP Erabiltzailearen Gidaren Artxiboak
- 25G Ethernet Intel Stratix® 10 FPGA IP Diseinua Adibample Erabiltzailearen Gida Artxiboak
- Errata 25G Ethernet Intel FPGA IP-rako Knowledge Base-n
2.1. 25G Ethernet Intel FPGA IP v19.4.1
2. taula. v19.4.1 2020.12.14
| Intel Quartus Prime bertsioa | Deskribapena | Eragina |
| 20.4 | VLAN markoen luzera egiaztatzeko eguneratzea: • 25G Ethernet Intel FPGA IP-ren aurreko bertsioetan, tamaina handiko fotograma-errorea baieztatzen da baldintza hauek betetzen direnean: 1. VLANa a. VLAN hautematea gaituta dago. b. IPak TX/RX fotograma luzera gehienez 1 eta 4 zortzikote arteko luzera duten fotogramak transmititzen/jasotzen ditu. 2. SVLAN a. SVLAN hautematea gaituta dago. b. IPak TX/RX fotograma luzera gehienez 1 eta 8 zortzikote arteko luzera duten fotogramak transmititzen/jasotzen ditu. • Bertsio honetan, IP-a eguneratzen da portaera hori zuzentzeko. |
— |
| Avalon® memoriarekin mapatutako interfazearen sarbidea status_* interfazera eguneratu da, existitzen ez diren helbideetara irakurtzen diren bitartean Avalon memorian mapatutako denbora-muga ekiditeko: • 25G Ethernet Intel FPGA IP-aren aurreko bertsioetan, Avalon memoria-mapatutako interfazeak status_* interfazean existitzen ez diren helbideetara irakurtzeak status_waitrequest aldarrikatuko luke Avalon memoria-mapatutako maisuaren eskaera denbora igaro arte. Arazoa konpondu da orain ez dagoen itxarote-eskaerarik ez edukitzeko, existitzen ez den helbide batera sartzen denean. |
— | |
| RS-FEC gaitutako aldaerek % 100eko abiadura onartzen dute orain. | — |
2.2. 25G Ethernet Intel FPGA IP v19.4.0
3. taula. v19.4.0 2019.12.16
| Intel Quartus Prime bertsioa | Deskribapena | Eragina |
| 19.4 | rx_am_lock portaera aldaketa: • 25G Ethernet Intel FPGA IP-aren aurreko bertsioetan, rx_am_lock seinaleak rx_block_lock-en berdin jokatzen du aldaera guztietan. • Bertsio honetan, RSFEC gaituta dagoen IParen aldaeretarako, rx_am_lock-ek lerrokadura blokeoa lortzen denean baieztatzen du orain. RSFEC gaituta ez duten aldaeretarako, rx_am_lock-ek rx_block_lock-en berdin jokatzen du oraindik. |
Interfazearen seinaleak, rx_am_lock, aurreko bertsioen portaera desberdina du RSFEC gaitutako aldaeretarako. |
| Paketearen hasierako RX MAC eguneratu da: • Aurreko bertsioetan, RX MAC-ek START karaktere bat bakarrik egiaztatzen du pakete baten hasiera zehazteko. • Bertsio honetan, RX MAC-ek orain sarrerako paketeak egiaztatzen ditu Markoen Mugatzailearen Hasierako (SFD), lehenespenez START karaktereaz gain. • Hitzaurrea pasatzeko modua gaituta badago, MAC-ak START karakterea soilik egiaztatzen du, hitzaurre pertsonalizatua ahalbidetzeko. |
— | |
| Erregistro berri bat gehitu da hitzaurrearen egiaztapena gaitzeko: • RX MAC erregistroetan, 0x50A [4] desplazamenduko erregistroa 1ean idatz daiteke, hitzaurrearen egiaztapena gaitzeko. Erregistro hau "berdin zait" hitzaurrea gaitzen denean. |
— |
2.3. 25G Ethernet Intel FPGA IP v19.3.0
4. taula. v19.3.0 2019.09.30
| Intel Quartus Prime bertsioa | Deskribapena | Eragina |
| 19.3 | MAC+PCS+PMA aldaera baterako, transzeiver bilgarriaren moduluaren izena dinamikoki sortzen da orain. Honek nahi ez diren moduluen talka saihesten du sistema batean IParen hainbat instantzia erabiltzen ari badira. | — |
2.4. 25G Ethernet Intel FPGA IP v19.2.0
5. taula. v19.2.0 2019.07.01
| Intel Quartus Prime bertsioa | Deskribapena | Eragina |
| 19.2 | Diseinua AdibampLekua 25G Ethernet Intel FPGA IPrako: • Intel Stratix® 10 gailuetarako xede-garapen-kitaren aukera eguneratu da Intel Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit-tik Intel Stratix 10 10 GX Signal Integrity L-Tile-ra (ekoizpena) Garapen Kit. |
— |
2.5. 25G Ethernet Intel FPGA IP v19.1
6. taula. v19.1 2019ko apirila
| Deskribapena | Eragina |
| Ezaugarri berri bat gehitu da: RX PMA egokitzapenerako egokitzapen modua: • Parametro berri bat gehitu da: gaitu RX PMA CTLE/DFE modurako egokitzapen automatikoaren abiarazpena. |
Aldaketa hauek aukerakoak dira. Zure IP nukleoa berritzen ez baduzu, ez du funtzio berri hau. |
| Gaitu Altera Debug Master Endpoint (ADME) parametroari izena aldatu dio Native PHY Debug Master Endpoint (NPDME) gaitzeko, Intel Quartus Prime Pro Edition softwareko Intel birbranding-en arabera. Intel Quartus Prime Standard Edition softwareak Enable Altera Debug Master Endpoint (ADME) erabiltzen du oraindik. | — |
2.6. 25G Ethernet Intel FPGA IP v18.1
7. taula. 18.1ko iraileko 2018 bertsioa
| Deskribapena | Eragina |
| Ezaugarri berri bat gehitu da: hautazko PMA: • Parametro berri bat gehitu da: Oinarrizko aldaerak. |
Aldaketa hauek aukerakoak dira. Zure IP nukleoa berritzen ez baduzu, ez ditu ezaugarri berri hauek. |
| • Seinale berri bat gehitu da 1588 Precision Time Protocol Interface-rako —latency_sclk. | |
| Diseinua AdibampLekua 25G Ethernet Intel FPGA IPrako: Intel Stratix 10 gailuetarako xede-garapen-kit aukerari izena aldatu zaio Stratix 10 GX FPGA Garapen-Kitetik Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit-era. |
— |
Lotutako informazioa
- 25G Ethernet Intel Stratix 10 FPGA IP Erabiltzailearen Gida
- 25G Ethernet Intel Stratix 10 FPGA IP Diseinua Adibample Erabiltzailearen Gida
- Knowledge Baseko 25G Ethernet IP nukleorako errata
2.7. 25G Ethernet Intel FPGA IP v18.0
8. taula. 18.0ko maiatza 2018 bertsioa
| Deskribapena | Eragina |
| Hasierako bertsioa Intel Stratix 10 gailuetarako. | — |
2.8. 25G Ethernet Intel Stratix 10 FPGA IP Erabiltzailearen Gida Artxiboak
IP bertsioak Intel Quartus Prime Design Suite softwarearen bertsio berberak dira v19.1 arte. Intel Quartus Prime Design Suite softwarearen 19.2 bertsiotik edo geroago, IP nukleoek IP bertsioen eskema berria dute.
IP core bertsio bat zerrendatzen ez bada, aurreko IP core bertsioaren erabiltzailearen gida aplikatuko da.
| Intel Quartus Prime bertsioa | IP Core bertsioa | Erabiltzailearen Gida |
| 20.3 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP Erabiltzailearen Gida |
| 20.1 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP Erabiltzailearen Gida |
| 19.4 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP Erabiltzailearen Gida |
| 19.3 | 19.3.0 | 25G Ethernet Intel Stratix 10 FPGA IP Erabiltzailearen Gida |
| 19.2 | 19.2.0 | 25G Ethernet Intel Stratix 10 FPGA IP Erabiltzailearen Gida |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP Erabiltzailearen Gida |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP Erabiltzailearen Gida |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP Erabiltzailearen Gida |
2.9. 25G Ethernet Intel Stratix 10 FPGA IP Diseinua Adibample Erabiltzailearen Gida Artxiboak
IP bertsioak Intel Quartus Prime Design Suite softwarearen bertsio berberak dira v19.1 arte. Intel Quartus Prime Design Suite softwarearen 19.2 bertsiotik edo geroago, IP nukleoek IP bertsioen eskema berria dute.
IP core bertsio bat zerrendatzen ez bada, aurreko IP core bertsioaren erabiltzailearen gida aplikatuko da.
| Intel Quartus Prime bertsioa | IP Core bertsioa | Erabiltzailearen Gida |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP Diseinua Adibample Erabiltzailearen Gida |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP Diseinua Adibample Erabiltzailearen Gida |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP Diseinua Adibample Erabiltzailearen Gida |
25G Ethernet Intel FPGA IP bertsioaren oharrak (Intel Arria 10 gailuak)
Bertsio-ohar bat IP bertsio zehatz baterako erabilgarri ez badago, IP-ak ez du aldaketarik bertsio horretan. 18.1 bertsiora arteko IP eguneratzeen bertsioei buruzko informazioa lortzeko, ikusi Intel Quartus Prime Design Suite Eguneratze-oharrak.
Intel FPGA IP bertsioak Intel Quartus Prime Design Suite softwarearen bertsioekin bat datoz v19.1 arte. Intel Quartus Prime Design Suite softwarearen 19.2 bertsioan hasita, Intel FPGA IP-k bertsio-eskema berri bat du.
Intel FPGA IP bertsioa (XYZ) zenbakia alda daiteke Intel Quartus Prime softwarearen bertsio bakoitzarekin. Aldaketa bat:
- X-k IParen berrikuspen garrantzitsu bat adierazten du. Intel Quartus Prime softwarea eguneratzen baduzu, IP-a birsortu behar duzu.
- Y-k IPak ezaugarri berriak dituela adierazten du. Sortu zure IPa eginbide berri hauek sartzeko.
- Z-k adierazten du IPak aldaketa txikiak dituela. Birsortu zure IP aldaketa hauek sartzeko.
Lotutako informazioa
- Intel Quartus Prime Design Suite eguneratzearen bertsio-oharrak
- 25G Ethernet Intel Arria® 10 FPGA IP Erabiltzailearen Gida
- 25G Ethernet Intel Arria® 10 FPGA IP Diseinua Adibample Erabiltzailearen Gida
- Errata 25G Ethernet Intel FPGA IP-rako Knowledge Base-n
3.1. 25G Ethernet Intel FPGA IP v19.4.1
9. taula. v19.4.1 2020.12.14
| Intel Quartus Prime bertsioa | Deskribapena | Eragina |
| 20.4 | VLAN markoen luzera egiaztatzeko eguneratzea: • 25G Ethernet Intel FPGA IP-ren aurreko bertsioetan, tamaina handiko fotograma-errorea baieztatzen da baldintza hauek betetzen direnean: 1. VLANa a. VLAN hautematea gaituta dago. b. IPak TX/RX fotograma luzera gehienez 1 eta 4 zortzikote arteko luzera duten fotogramak transmititzen/jasotzen ditu. 2. SVLAN a. SVLAN hautematea gaituta dago. b. IPak TX/RX fotograma luzera gehienez 1 eta 8 zortzikote arteko luzera duten fotogramak transmititzen/jasotzen ditu. • Bertsio honetan, IP-a eguneratzen da portaera hori zuzentzeko. |
— |
| Avalon memoria-mapatutako interfazearen sarbidea status_* interfazera eguneratu da, existitzen ez diren helbideetara irakurtzerakoan Avalon-en memoria-mapatutako denbora-muga ekiditeko: • IPa eguneratzen da itxaron-eskaera baliogabetzeko egoera_* interfazean existitzen ez den helbide batera sartzen denean. |
3.2. 25G Ethernet Intel FPGA IP v19.4.0
10. taula. v19.4.0 2019.12.16
| Intel Quartus Prime bertsioa | Deskribapena | Eragina |
| 19.4 | rx_am_lock portaera aldaketa: • 25G Ethernet Intel FPGA IP-aren aurreko bertsioetan, rx_am_lock seinaleak rx_block_lock-en berdin jokatzen du aldaera guztietan. • Bertsio honetan, RSFEC gaituta dagoen IParen aldaeretarako, rx_am_lock-ek lerrokadura blokeoa lortzen denean baieztatzen du orain. RSFEC gaituta ez duten aldaeretarako, rx_am_lock-ek rx_block_lock-en berdin jokatzen du oraindik. |
Interfazearen seinaleak, rx_am_lock, aurreko bertsioen portaera desberdina du RSFEC gaitutako aldaeretarako. |
| Paketearen hasierako RX MAC eguneratu da: • Aurreko bertsioetan, RX MAC-ek START karaktere bat bakarrik egiaztatzen du pakete baten hasiera zehazteko. • Bertsio honetan, RX MAC-ek orain sarrerako paketeak egiaztatzen ditu Markoen Mugatzailearen Hasierako (SFD), lehenespenez START karaktereaz gain. • Hitzaurrea pasatzeko modua gaituta badago, MAC-ak START karakterea soilik egiaztatzen du, hitzaurre pertsonalizatua ahalbidetzeko. |
— | |
| Erregistro berri bat gehitu da hitzaurrearen egiaztapena gaitzeko: • RX MAC erregistroetan, 0x50A [4] desplazamenduko erregistroa 1ean idatz daiteke, hitzaurrearen egiaztapena gaitzeko. Erregistro hau "berdin zait" hitzaurrea gaitzen denean. |
— |
3.3. 25G Ethernet Intel FPGA IP v19.1
11. taula. v19.1 2019ko apirila
| Deskribapena | Eragina |
| Gaitu Altera Debug Master Endpoint (ADME) parametroari izena aldatu dio Native PHY Debug Master Endpoint (NPDME) gaitzeko, Intel Quartus Prime Pro Edition softwareko Intel birbranding-en arabera. Intel Quartus Prime Standard Edition softwareak Enable Altera Debug Master Endpoint (ADME) erabiltzen du oraindik. | — |
3.4. 25G Ethernet IP Core v17.0
12. taula. 17.0ko maiatza 2017 bertsioa
| Deskribapena | Eragina |
| Itzal funtzioa gehitu da estatistika-erregistroak irakurtzeko. • TX estatistiken erregistroetan, CLEAR_TX_STATS erregistroa ordezkatu du 0x845 desplazamenduan CNTR_TX_CONFIG erregistro berriarekin. Erregistro berriak itzal-eskaera eta parekotasun-errorearen bit garbi bat gehitzen dizkio TX estatistiken erregistro guztiak garbitzen dituen bitari. CNTR_RX_STATUS erregistro berria gehitu da 0x846 desplazamenduan, parekotasun-errorearen bit bat eta itzal-eskaeraren egoera-bit bat barne. • RX estatistiken erregistroetan, CLEAR_RX_STATS erregistroa ordezkatu du 0x945 desplazamenduan CNTR_RX_CONFIG erregistro berriarekin. Erregistro berriak itzal eskaera eta parekotasun-errore garbi bit bat gehitzen dizkio bitari. horrek TX estatistiken erregistro guztiak garbitzen ditu. CNTR_TX_STATUS erregistro berria gehitu da 0x946 desplazamenduan, hori barne parekotasun-errorearen bit bat eta itzal-eskaeraren egoera-bit bat. |
Ezaugarri berriak fidagarritasuna hobetzen du estatistiken kontagailuen irakurketetan. Estatistika-kontagailu bat irakurtzeko, ezarri lehenik erregistro-multzo horren itzal-eskaeraren bit-a (RX edo TX), eta gero irakurri erregistroaren argazki batetik. Irakurritako balioak gehitzeari uzten diote itzal-eginbidea indarrean dagoen bitartean, baina azpiko kontagailuek handitzen jarraitzen dute. Eskaera berrezarri ondoren, kontagailuek metatutako balioak berreskuratzen dituzte. Horrez gain, erregistro-eremu berriek parekotasun-error-egoera eta bit garbiak barne hartzen dituzte. |
| RS-FEC lerrokatze-markatzailearen formatua aldatu da, orain amaitutako IEEE 108by-ren 802.3 klausula betetzeko. zehaztapena. Aurretik RS-FEC funtzioak 25G/50G Partzuergoaren 3. egitaraua betetzen zuen, IEEE baino lehen zehaztapenen amaiera. |
RX RS-FEC-ek lerrokadura-markatzaile zaharrak zein berriak detektatzen eta blokeatzen ditu orain, baina TX RS-FEC-ek IEEE lerrokatze-markatzaile formatu berria soilik sortzen du. |
Lotutako informazioa
- 25G Ethernet IP Core Erabiltzailearen Gida
- Knowledge Baseko 25G Ethernet IP nukleorako errata
3.5. 25G Ethernet IP Core v16.1
13. taula. 16.1ko urriaren 2016 bertsioa
| Deskribapena | Eragina |
| Hasierako bertsioa Intel FPGA IP Liburutegian. | — |
Lotutako informazioa
- 25G Ethernet IP Core Erabiltzailearen Gida
- Knowledge Baseko 25G Ethernet IP nukleorako errata
3.6. 25G Ethernet Intel Arria® 10 FPGA IP Erabiltzailearen Gida Artxiboa
IP bertsioak Intel Quartus Prime Design Suite softwarearen bertsio berberak dira v19.1 arte. Intel Quartus Prime Design Suite softwarearen 19.2 bertsiotik edo geroago, IP nukleoek IP bertsioen eskema berria dute.
IP core bertsio bat zerrendatzen ez bada, aurreko IP core bertsioaren erabiltzailearen gida aplikatuko da.
| Intel Quartus Prime bertsioa | IP bertsioa | Erabiltzailearen Gida |
| 20.3 | 19.4.0 | 25G Ethernet Intel Arria® 10 FPGA IP Erabiltzailearen Gida |
| 19.4 | 19.4.0 | 25G Ethernet Intel Arria 10 FPGA IP Erabiltzailearen Gida |
| 17.0 | 17.0 | 25G Ethernet Intel Arria 10 FPGA IP Erabiltzailearen Gida |
3.7. 25G Ethernet Intel Arria 10 FPGA IP Diseinua Adibample Erabiltzailea Gida Artxiboak
IP bertsioak Intel Quartus Prime Design Suite softwarearen bertsio berberak dira v19.1 arte. Intel Quartus Prime Design Suite softwarearen 19.2 bertsiotik edo geroago, IP nukleoek IP bertsioen eskema berria dute.
IP core bertsio bat zerrendatzen ez bada, aurreko IP core bertsioaren erabiltzailearen gida aplikatuko da.
| Intel Quartus Prime bertsioa | IP Core bertsioa | Erabiltzailearen Gida |
| 16.1 | 16.1 | 25G Ethernet Diseinua Adibample Erabiltzailearen Gida |
25G Ethernet Intel® FPGA IP bertsioaren oharrak
Lineako bertsioa
Bidali Iritzia
ID: 683067
Bertsioa: 2022.09.26
Dokumentuak / Baliabideak
 |
Intel 25G Ethernet Intel FPGA IP [pdfErabiltzailearen gida 25G Ethernet Intel FPGA IP, Ethernet Intel FPGA IP, Intel FPGA IP, FPGA IP, IP |