intel F-Tile Interlaken FPGA IPDesign Example Erabiltzailearen Gida

Edukiak ezkutatu

1 intel F-Tile Interlaken FPGA IPDesign Example Erabiltzailearen Gida

2 1. Abiadura Gida Gida

3 2. Diseinua Adibample Deskribapena

4 3. F-Tile Interlaken Intel FPGA IP Diseinua Adibample Erabiltzailearen Gida Artxiboak

5 4. Dokumentuen berrikuspenaren historia F-Tile Interlaken Intel FPGA IP Design Example Erabiltzailearen Gida

6 Dokumentuak / Baliabideak

6.1 Erreferentziak

7 Erlazionatutako mezuak

intel F-Tile Interlaken FPGA IPDesign Example Erabiltzailearen Gida

Intel® Quartus® Prime Design Suite-rako eguneratua: 21.4
IP bertsioa: 3.1.0

1. Abiadura Gida Gida

F-Tile Interlaken Intel® FPGA IP nukleoak simulazio proba-bankua eta hardware diseinua eskaintzen ditu, adibidezampkonpilazioa eta hardware probak onartzen dituen le. Diseinua sortzen duzunean adibidezample, parametro editoreak automatikoki sortzen du filebeharrezkoa da diseinua simulatu, konpilatu eta probatzeko.

Proba-bankua eta diseinua adibidezample NRZ eta PAM4 moduak onartzen ditu F-tile gailuetarako.
F-Tile Interlaken Intel FPGA IP nukleoak diseinua sortzen du adibidezamperrei-kopuruaren eta datu-tasa-konbinazio onargarri hauetarako fitxategiak.

1. taula. Onartutako IP-a Errei-kopuruaren eta datu-tasa-kopuruaren konbinazioak
Honako konbinazio hauek onartzen dira Intel Quartus® Prime Pro Edition softwarearen 21.4 bertsioan. Denak
beste konbinazio batzuk onartuko dira Intel Quartus Prime Pro Edition-ren etorkizuneko bertsio batean.

1. Irudia Diseinuaren garapen-urratsak Adibample

(1) Aldaera honek Interlaken Look-aside modua onartzen du.
(2) 10 errei-konfigurazio diseinurako, F-teilak TX PMA-ko 12 errei behar ditu loturiko transceptor erlojua gaitzeko, kanalaren okerra murrizteko.

*Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.

F-Tile Interlaken Intel FPGA IP core diseinua adibidezample ezaugarri hauek onartzen ditu:

Barneko TXtik RX serieko loopback modua
Tamaina finkoko paketeak automatikoki sortzen ditu
Oinarrizko paketeak egiaztatzeko gaitasunak
Sistemaren kontsola erabiltzeko gaitasuna diseinua berrezartzeko, berriro probatzeko helburuarekin

2. irudia. Goi-mailako bloke-diagrama

Lotutako informazioa

F-Tile Interlaken Intel FPGA IP Erabiltzailearen Gida
F-Tile Interlaken Intel FPGA IP bertsioaren oharrak

1.1. Hardware eta software eskakizunak
Adibampdiseinua, erabili hardware eta software hauek:

Intel Quartus Prime Pro Edition softwarearen bertsioa 21.4
Sistemaren kontsola Intel Quartus Prime Pro Edition softwarearekin eskuragarri dago
Onartutako simulagailu bat:
— Sinopsia* VCS*
— Synopsys VCS MX
— Siemens* EDA ModelSim* SE edo Questa*
— Kadentzia* Xcelium*

Intel Agilex™ I-Series Transceiver-SoC garapen kit

1.2. Diseinua sortzea
3. Irudia Prozedura

Jarraitu urrats hauek diseinua sortzeko, adibidezample eta testbench:

Intel Quartus Prime Pro Edition softwarean, egin klik File ➤ Proiektu berriaren morroia Intel Quartus Prime proiektu berri bat sortzeko, edo egin klik File ➤ Ireki proiektua lehendik dagoen Intel Quartus Prime proiektu bat irekitzeko. Morroiak gailu bat zehazteko eskatzen dizu.

Zehaztu Agilex gailu familia eta hautatu F-Tile duen gailua zure diseinurako.
IP Katalogoan, kokatu eta egin klik bikoitza F-Tile Interlaken Intel FPGA IP. IP aldaera berria leihoa agertzen da.

Zehaztu goi-mailako izena zure IP aldakuntza pertsonalizaturako. Parametroen editoreak IP aldaketen ezarpenak gordetzen ditu a file izendatua .ip.
Sakatu Ados. Parametroen editorea agertzen da.

4. irudia. Adibample Diseinu fitxa

6. IP fitxan, zehaztu zure IP core aldakuntzaren parametroak.
7. Adibample Diseinua fitxan, hautatu Simulazioa aukera testbench-a sortzeko. Hautatu Sintesia aukera hardwarearen diseinua sortzeko adibidezample. Diseinua sortzeko, adibidez, Simulazio eta Sintesi aukeretako bat gutxienez hautatu behar duzuample.
8. Sortutako HDL formatuan, Verilog eta VHDL aukera daude eskuragarri.
9. Target Development Kit-erako, hautatu Agilex I-Series Transceiver-SOC Development Kit.

Oharra: Garapen Kit aukera hautatzen duzunean, pin esleipenak Intel Agilex I-Series Transceiver-SoC Development Kit gailuaren pieza-zenbakiaren arabera ezartzen dira (AGIB027R31B1E2VR0) eta baliteke zure gailutik desberdinak izatea. Diseinua hardwarean probatu nahi baduzu beste PCB batean, hautatu Ez garapen kit aukera eta egin pin-esleipen egokiak .qsf-en. file
10. Sakatu Sortu Adiample Diseinua. Hautatu Adibample Design Directory leihoa agertzen da.
11. Diseinua aldatu nahi baduzu adibampfitxategiaren direktorioaren bide edo izena bistaratuko diren lehenespenetatik (ilk_f_0_example_design), arakatu bide berrira eta idatzi diseinu berria adibidezampfitxategiaren direktorioa izena.
12. Sakatu Ados.

Oharra: F-Tile Interlaken Intel FPGA IP diseinuan adibidezample, SystemPLL bat automatikoki instantziatzen da, eta F-Tile Interlaken Intel FPGA IP nukleora konektatuta. Diseinuko SystemPLL hierarkiaren bidea adibidezample da:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL diseinuan adibidezample Transceiver-ek 156.26 MHz-ko erreferentzia-erloju bera partekatzen du.

1.3. Direktorio Egitura
F-Tile Interlaken Intel FPGA IP nukleoak honako hau sortzen du files diseinurako
example:
5. Irudia. Direktorioaren Egitura

2. taula. Hardwarearen diseinua Adibample File Deskribapenak
Hauek files daudeample_installation_dir>/ilk_f_0_example_design direktorioa.

3. taula. Proba-bankua File Deskribapena
Hau file barruan dagoample_installation_dir>/ilk_f_0_example_design/example_design/rtl direktorioa.

4. taula. Testbench Scriptak
Hauek files daudeample_installation_dir>/ilk_f_0_example_design/example_design/testbench direktorioa.

1.4. Diseinua simulatuz Adibample Testbench
6. Irudia Prozedura

Jarraitu urrats hauek proba-bankua simulatzeko:

Komando-gonbitan, aldatu testbench simulazio direktoriora. Direktorioaren bidea daample_installation_dir>/example_design/testbench.

Exekutatu nahi duzun simulagailu bateragarrirako simulazio-scripta. Scriptak simulagailuan testbench-a konpilatzen eta exekutatzen du. Zure gidoiak egiaztatu beharko luke SOP eta EOP zenbaketak bat datozela simulazioa amaitu ondoren.

5. taula. Simulazioa exekutatzeko urratsak

3. Emaitzak aztertu. Simulazio arrakastatsu batek paketeak bidali eta jasotzen ditu, eta "Test PASSED" bistaratzen du.
Diseinurako proba-bankua adibidezample-k honako zeregin hauek betetzen ditu:

F-Tile Interlaken Intel FPGA IP nukleoa instantziatzen du.
PHY egoera inprimatzen du.
Metaframeen sinkronizazioa (SYNC_LOCK) eta hitzen (blokea) mugak egiaztatzen ditu
(WORD_LOCK).
Banakako erreiak blokeatu eta lerrokatu arte itxarongo du.
Paketeak igortzen hasten da.
Paketeen estatistikak egiaztatzen ditu:
— CRC24 akatsak
— SOPak
- EOPak

Hurrengo sampfitxategiaren irteerak simulazio proba arrakastatsua erakusten du:

Oharra: Interlaken diseinua adibidezample simulation testbench-ek 100 pakete bidaltzen ditu eta 100 pakete jasotzen ditu.

Hurrengo sampIrteerak Interlaken Look-aside modurako simulazio proba arrakastatsua erakusten du:

1.5. Hardwarearen diseinua konpilatzea eta konfiguratzea Adibample

Ziurtatu example diseinuaren sorkuntza amaitu da.
Intel Quartus Prime Pro Edition softwarean, ireki Intel Quartus Prime proiektuaample_installation_dir>/example_design.qpf>.
On Tramitazioa menua, egin klik Hasi konpilazioa.
Konpilazio arrakastatsuaren ondoren, .sof file zure zehaztutako direktorioa eskuragarri dago.
Jarraitu urrats hauek hardwarea programatzeko adibidezampdiseinua Intel Agilex gailuan F-tilearekin:
a. Konektatu Garapen Kita ostalari ordenagailura.
b. Abiarazi Clock Control aplikazioa, garapen-kitaren parte dena. Ezarri maiztasun berriak diseinurako, adibidezample honela:
• NRZ modurako:
— Si5391 (U18), OUT0: Ezarri pll_ref_clk(3) balioa zure diseinu-eskakizunaren arabera.
• PAM modurako:
— Si5391 (U45), OUT1: Ezarri pll_ref_clk(3) balioa zure diseinu-eskakizunaren arabera.
— Si5391 (U19), OUT1: ezarri mac_pll_ref_clk(3)-ren balioa zure diseinu-eskakizunaren arabera. c. Egin klik Tresnak ➤ Programatzailea ➤ Hardwarearen konfigurazioa.
d. Hautatu programazio-gailu bat. Gehitu Intel Agilex I-Series Transceiver-SoC garapen kit.
e. Hori ziurtatu Modua ezarrita dago JTAG.
f. Hautatu Intel Agilex I-Series gailua eta egin klik Gehitu gailua. Programatzaileak zure taulako gailuen arteko konexioen diagrama bat erakusten du.
g. Markatu laukia .sof.
h. Markatu laukia Programa/Konfiguratu zutabea.
i. Egin klik Hasi.

1.6. Hardwarearen diseinua probatzen Adibample
F-tile Interlaken Intel FPGA IP diseinua konpilatu ondoren, adibidezampeta konfiguratu zure gailua, Sistemaren kontsola erabil dezakezu IP nukleoa eta bere erregistroak programatzeko.

Jarraitu urrats hauek Sistemaren kontsola agertzeko eta hardwarearen diseinua probatzeko, adibidezample:

Ez dago errorerik CRC32, CRC24 eta egiaztapenerako.
Igorritako SOP eta EOP-ek jasotako SOP eta EOPekin bat etorri behar dute.

Hurrengo sampIrteerak Interlaken moduan proba arrakastatsua erakusten du:

Hurrengo sampIrteerak Interlaken Lookaside moduan proba arrakastatsua erakusten du:

2. Diseinua Adibample Deskribapena

Diseinua adibidezample Interlaken IP nukleoaren funtzionalitateak erakusten ditu.

2.1. Diseinua Adibample Osagaiak
Adibample design sistema eta PLL erreferentziako erlojuak eta beharrezko diseinu osagaiak lotzen ditu. Adibample design-ek IP nukleoa barneko loopback moduan konfiguratzen du eta paketeak sortzen ditu IP core TX erabiltzaileen datuak transferitzeko interfazean. IP nukleoak pakete hauek barneko loopback bidetik bidaltzen ditu transceptor bidez.

IP core hartzaileak loopback bidean paketeak jaso ondoren, Interlaken paketeak prozesatzen ditu eta RX erabiltzailearen datuen transferentzia interfazean transmititzen ditu. Adibample design-ek jasotako eta transmititutako paketeak bat datozela egiaztatzen du.

F-Tile Interlaken Intel FPGA IP diseinua adibidezample-ek osagai hauek ditu:

F-Tile Interlaken Intel FPGA IP nukleoa
Pakete Sortzailea eta Pakete Egiaztatzailea
F-Tile Erreferentzia eta Sistema PLL Erlojuak Intel FPGA IP core

2.2. Diseinua Adibample Fluxua
F-Tile Interlaken Intel FPGA IP hardwarearen diseinua adibidezample pauso hauek betetzen ditu:

Berrezarri F-tile Interlaken Intel FPGA IP eta F-Tile.
Askatu berrezarpena Interlaken IP-en (sistema berrezartzea) eta F-tile TX-n (tile_tx_rst_n).
F-tile Interlaken Intel FPGA IP barneko loopback moduan konfiguratzen du.
Askatu F-tile RX berrezartzea (tile_rx_rst_n).
Interlaken-eko paketeen korronte bat bidaltzen du kargan aurrez definitutako datuekin IP nukleoko TX erabiltzaile-datuak transferitzeko interfazera.

Jasotako paketeak egiaztatzen ditu eta egoeraren berri ematen du. Hardwarearen diseinuan sartutako pakete egiaztatzailea adibidezample-ek paketeak egiaztatzeko oinarrizko gaitasun hauek eskaintzen ditu:
• Egiaztatu transmititutako pakete-sekuentzia zuzena dela.
• Jasotako datuak espero diren balioekin bat datozela egiaztatzen du, paketearen hasiera (SOP) eta pakete amaiera (EOP) zenbaketak lerrokatzen direla ziurtatuz datuak transmititu eta jasotzen ari diren bitartean.

*Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.

2.3. Interfaze Seinaleak
Taula 6. Diseinua Adibample Interfaze Seinaleak

2.4. Erregistratu Mapa

Oharra:

Diseinua Adibamperregistro-helbidea 0x20**-rekin hasten da, eta Interlaken-eko IP core erregistro-helbidea 0x10**-rekin hasten da.

F-tile PHY erregistro helbidea 0x30**-rekin hasten da eta F-tile FEC erregistro helbidea 0x40**-rekin hasten da. FEC erregistroa PAM4 moduan bakarrik dago erabilgarri.
Sarbide-kodea: RO—Irakurketa soilik, eta RW—Irakurri/Idazketa.
Sistema kontsolak diseinua irakurtzen du adibidezample-ek pantailan probaren egoera erregistratzen eta jakinarazi du.

Taula 7. Diseinua Adibample Erregistratu Mapa

Taula 8. Diseinua Adibample Erregistratu Mapa Interlaken Look-aside Design Adibample
Erabili erregistro-mapa hau diseinua sortzen duzunean, adibidezampGaitu Interlaken Look-aside Mode parametroa aktibatuta duen fitxategia.

2.5. Berrezarri
F-Tile Interlaken Intel FPGA IP nukleoan, berrezartzea abiarazten duzu (reset_n=0) eta eduki sakatuta IP nukleoak berrezartze aitorpena itzultzen duen arte (reset_ack_n=0). Berrezartzea kendu ondoren (reset_n=1), berrezartzeko aitorpena hasierako egoerara itzultzen da (reset_ack_n=1). Diseinuan adibidezample, rst_ack_sticky erregistro batek berrezarri aitorpenaren baieztapena gordetzen du eta, ondoren, berrezarpena kentzea abiarazten du (reset_n=1). Zure diseinu beharretara egokitzen diren metodo alternatiboak erabil ditzakezu.

Garrantzitsua: Barne serieko loopback-a behar den edozein eszenatokitan, F-teilaren TX eta RX bereizita askatu behar dituzu ordena zehatz batean. Ikus sistema kontsolaren script-a informazio gehiago lortzeko.

7. Irudia. Berrezarri sekuentzia NRZ moduan

8. Irudia. Berrezarri sekuentzia PAM4 moduan

3. F-Tile Interlaken Intel FPGA IP Diseinua Adibample Erabiltzailearen Gida Artxiboak

IP core bertsio bat zerrendatzen ez bada, aurreko IP core bertsioaren erabiltzailearen gida aplikatuko da.

4. Dokumentuen berrikuspenaren historia F-Tile Interlaken Intel FPGA IP Design Example Erabiltzailearen Gida

Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intelek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du
zehaztapenak Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik.

Irakurri gehiago eskuliburu honi buruz eta deskargatu PDFa: