Intel Interlaken 2. Gen FPGA IP bertsioaren oharrak
Interlaken (2. belaunaldia) Intel® FPGA IP bertsioaren oharrak
Oharra ez badago eskuragarri IP core bertsio zehatz baterako, IP nukleoak ez du aldaketarik bertsio horretan. 18.1 bertsiora arteko IP eguneratzeen bertsioei buruzko informazioa lortzeko, ikusi Intel Quartus Prime Design Suite Eguneratze-oharrak. Intel® FPGA IP bertsioak Intel Quartus® Prime Design Suite softwarearen bertsioekin bat datoz v19.1 arte. Intel Quartus Prime Design Suite softwarearen 19.2 bertsioan hasita, Intel FPGA IP-k bertsio-eskema berri bat du. Intel FPGA IP bertsioa (XYZ) zenbakia alda daiteke Intel Quartus Prime softwarearen bertsio bakoitzarekin. Aldaketa bat:
- X-k IParen berrikuspen garrantzitsu bat adierazten du. Intel Quartus Prime softwarea eguneratzen baduzu, IP-a birsortu behar duzu.
- Y-k IPak ezaugarri berriak dituela adierazten du. Sortu zure IPa eginbide berri hauek sartzeko.
- Z-k adierazten du IPak aldaketa txikiak dituela. Birsortu zure IP aldaketa hauek sartzeko.
- Intel Quartus Prime Design Suite eguneratzearen bertsio-oharrak
- Interlaken (2. belaunaldia) Intel FPGA IP Erabiltzailearen Gida
- Errata Interlaken (2. Belaunaldia) Intel FPGA IP Knowledge Basen
- Interlaken (2. belaunaldia) Intel Stratix 10 FPGA IP Design Example Erabiltzailearen Gida
- Interlaken (2. belaunaldia) Intel Agilex FPGA IP Design Example Erabiltzailearen Gida
- Intel FPGA IP nukleoen hastapena
Interlaken (2. belaunaldia) Intel FPGA IP v20.0.0
1. taula. v20.0.0 2020.10.05
| Intel Quartus Prime bertsioa | Deskribapena | Eragina |
|
20.3 |
25.78125 Gbps datu-tasarako laguntza gehitu da. | — |
| Datu-tasak onartzen ditu 25.3 Gbps-tik 25.28 Gbps-ra eta 25.8 Gbps-ra 25.78125 Gbps-ra. |
— |
Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik.
Beste izen eta marka batzuk beste batzuen jabetza direla erreklamatu daitezke.
Interlaken (2. belaunaldia) Intel FPGA IP v19.3.0
2. taula. v19.3.0 2020.06.22
| Intel Quartus Prime bertsioa | Deskribapena | Eragina |
|
19.3.0 |
IPak orain Interlaken Look-aside funtzioa onartzen du. | — |
| Berria gehitu da Gaitu Interlaken Look-aside modua parametroa IP parametroen editorean. | IP-a Interlaken Look-aside moduan konfigura dezakezu. | |
| Transferentzia modua hautatzea parametroa Intel Quartus Prime softwarearen uneko bertsiotik kentzen da. |
— |
|
| Gehitu da 12.5 Gbps datu-tasa euskarria 10 errei-kopururako H-tilen eta E-tile (NRZ modua) IP core aldaketetan. |
— |
|
| IPtik honako seinale hauek kendu ditu:
• rx_pma_data • tx_pma_data • itx_gose • itx_gose |
— |
|
| Seinale berri hauek gehitu dira:
• sop_cntr_inc1 • eop_cntr_inc1 • rx_xcoder_uncor_feccw • itx_ch0_xon • irx_ch0_xon • itx_ch1_xon • irx_ch1_xon • itx_valid • irx_valid • itx_idle • irx_idle • itx_ctrl • itx_kreditua • irx_credit |
— |
|
| Bi desplazamendu hauek kendu dira erregistroko mapatik:
• 16'h40- TX_READY_XCVR • 16'h41- RX_READY_XCVR |
— |
|
| Diseinuaren hardware-probak adibidezample orain Intel Agilex™ gailuetarako eskuragarri dago. | Diseinua probatu dezakezu adibidezampIntel Agilex F-serieko Transceiver-SoC Garapen Kit-n. | |
| Datu-tasa eta transzeigailuaren erreferentziako erloju-maiztasuna balio apur bat desberdinetara alda ditzakezu Intel Stratix® 2 H-tile edo E-tile gailura zuzendutako Interlaken (10. belaunaldia) IP instantziarako. Kontsultatu KDB honetara datu-tasa aldatzeko informazioa lortzeko. |
Datu-tasak pertsonaliza ditzakezu fitxaren arabera. |
Interlaken (2. belaunaldia) Intel FPGA IP v19.2.1
3. taula. v19.2.1 2019.09.27
| Intel Quartus Prime bertsioa | Deskribapena | Eragina |
|
19.3 |
Argitalpen publikoa Intel Agilex gailuetarako E-tile transceptores duten. | — |
| Interlaken (2. belaunaldia) Intel Stratix 10 FPGA IP izena aldatu du Interlaken (2. belaunaldia) Intel FPGA IP-ra. |
— |
Interlaken (2. belaunaldia) Intel Stratix 10 FPGA IP v18.1 eguneraketa 1
4. taula. 18.1 bertsioa 1. eguneratzea 2019.03.15
| Deskribapena | Eragina |
| Segmentu anitzeko moduaren euskarria gehitu da. | — |
| Gehituta Segmentu kopurua parametroa. | — |
| • Errei eta datu-tasa konbinazioetarako laguntza gehitu da, honela:
— Intel Stratix 10 L-tileko gailuetarako: • 4 errei 12.5/25.3/25.8 Gbps erreien tasekin • 8 Gbps errei-tasa duten 12.5 errei — Intel Stratix 10 H-tile gailuetarako: • 4 errei 12.5/25.3/25.8 Gbps erreien tasekin • 8 errei 12.5/25.3/25.8 Gbps erreien tasekin • 10/25.3 Gbps errei-tasa duten 25.8 errei — Intel Stratix 10 E-tile (NRZ) gailuetarako: • 4 errei 6.25/12.5/25.3/25.8 Gbps errei-tasarekin • 8 errei 12.5/25.3/25.8 Gbps erreien tasekin • 10/25.3 Gbps errei-tasa duten 25.8 errei • 12 errei 10.3125 Gbps errei-tasarekin |
— |
| • Transmisioko erabiltzailearen interfazearen seinale berri hauek gehitu dira:
— itx_eob1 — itx_eopbits1 - itx_chan1 |
— |
| • Hargailuaren erabiltzaile-interfazearen seinale berri hauek gehitu dira:
- irx_eob1 - irx_eopbits1 - irx_chan1 - irx_err1 - irx_err |
— |
Interlaken (2. belaunaldia) Intel Stratix 10 FPGA IP v18.1
5. taula. 18.1 bertsioa 2018.09.10
| Deskribapena | Eragina | Oharrak |
| Dokumentu-lauza gisa izena aldatu zaio Interlaken (2. belaunaldia) Intel Stratix 10 FPGA IP Erabiltzailearen Gida |
— |
— |
| VHDL simulazio-eredua eta testbench euskarria gehitu dira Interlaken (2. belaunaldia) IP nukleorako. |
— |
— |
| IP muinean erregistro berri hauek gehitu dira: | ||
| • TX_READY_XCVR | ||
| • RX_READY_XCVR
• ILKN_FEC_XCODER_TX_ILLEGAL_ STATE |
— | Erregistro hauek Intel Stratix 10 E-Tile gailuen aldaketetan soilik daude eskuragarri. |
| • ILKN_FEC_XCODER_RX_ILLEGAL_ STATE |
Interlaken (2. belaunaldia) Intel FPGA IP v18.0.1
6. taula. 18.0.1ko uztaileko 2018 bertsioa
| Deskribapena | Eragina | Oharrak |
| Intel Stratix 10 gailuetarako euskarria gehitu da E-Tile transceptor-ekin. |
— |
— |
| PAM53.125 moduan Intel Stratix 10 E-Tile gailuetarako 4 Gbps datu-tasa onartzen da. |
— |
— |
| Erloju-seinalea mac_clkin gehitu da Intel Stratix 10 E-Tile gailuetarako PAM4 moduan |
— |
— |
Interlaken (2. belaunaldia) Intel FPGA IP v18.0
7. taula. 18.0ko maiatza 2018 bertsioa
| Deskribapena | Eragina | Oharrak |
| Interlaken IP core (2. Belaunaldia) Interlaken (2. Belaunaldia) Intel FPGA IP izena aldatu du, Intel birbranding-en arabera. |
— |
— |
| 25.8 Gbps-ko datu-tasa euskarria gehitu da 6 eta 12 errei kopururako. |
— |
— |
| Cadence Xcelium* simulagailu paralelorako euskarria gehitu da. |
— |
— |
Interlaken IP Core (2. belaunaldia) v17.1
8. taula. 17.1ko azaroaren 2017 bertsioa
| Deskribapena | Eragina | Oharrak |
| Hasierako bertsioa Intel FPGA IP Liburutegian. | — | — |
Lotutako informazioa
Interlaken IP Core (2. belaunaldia) Erabiltzailearen Gida
Interlaken (2. belaunaldia) Intel FPGA IP Erabiltzailearen Gida Artxiboak
| Quartus bertsioa | IP Core bertsioa | Erabiltzailearen Gida |
| 20.2 | 19.3.0 | Interlaken (2. belaunaldia) FPGA IP Erabiltzailearen Gida |
| 19.3 | 19.2.1 | Interlaken (2. belaunaldia) FPGA IP Erabiltzailearen Gida |
| 19.2 | 19.2 | Interlaken (2. belaunaldia) FPGA IP Erabiltzailearen Gida |
| 18.1.1 | 18.1.1 | Interlaken (2. belaunaldia) Intel Stratix 10 FPGA IP Erabiltzailearen Gida |
| 18.1 | 18.1 | Interlaken (2. belaunaldia) Intel Stratix 10 FPGA IP Erabiltzailearen Gida |
| 18.0.1 | 18.0.1 | Interlaken (2. belaunaldia) FPGA IP Erabiltzailearen Gida |
| 18.0 | 18.0 | Interlaken (2. belaunaldia) Intel FPGA IP Erabiltzailearen Gida |
| 17.1 | 17.1 | Interlaken IP Core (2. belaunaldia) Erabiltzailearen Gida |
IP bertsioak Intel Quartus Prime Design Suite softwarearen bertsio berberak dira v19.1 arte. Intel Quartus Prime Design Suite softwarearen 19.2 bertsiotik edo geroago, IP nukleoek IP bertsioen eskema berria dute. IP core bertsio bat zerrendatzen ez bada, aurreko IP core bertsioaren erabiltzailearen gidaliburua aplikatuko da.
Dokumentuak / Baliabideak
 |
Intel Interlaken 2. Gen FPGA IP bertsioaren oharrak [pdfArgibideak Interlaken 2. Gen FPGA IP bertsioaren oharrak, Interlaken 2. Gen, FPGA IP bertsioaren oharrak |
