JESD204C Intel FPGA IP eta ADI AD9081 MxFE ADC elkarreragingarritasun txostena

Produktuaren informazioa

Erabiltzailearen eskuliburuan aipatzen den produktua JESD204C Intel FPGA IP da. Intel Agilex I-Series F-Tile Demo Board eta ADI AD9081-FMCA-EBZ EVM-rekin batera erabiltzen den hardware osagaia da. IP Duplex moduan instantziatzen da baina hartzailearen bidea bakarrik erabiltzen da. 375 MHz-ko lotura-erlojua eta 375 MHz-eko fotograma-erlojua sortzen ditu. ADC elkarreragingarritasun probarako hardwarearen konfigurazioa 1. Irudian erakusten da. IPak JESD204C Intel FPGA IP gailuaren erlojua sortzen duen erloju-sorgailuak SYSREF eman behar du.

Produktuak erabiltzeko jarraibideak

Hardwarearen konfigurazioa
JESD204C Intel FPGA IP erabiltzeko hardwarea konfiguratzeko, jarraitu urrats hauek:

1. Konektatu ADI AD9081-FMCA-EBZ EVM Intel Agilex I-Series F-Tile Demo Board-aren FMC+ konektorera.
2. Ziurtatu SYSREF seinalea JESD204C Intel FPGA IP gailuaren erlojua sortzen duen erloju-sorgailuak ematen duela.

Sistemaren deskribapena
Sistema-mailako diagramak diseinu honetan modulu desberdinak nola konektatzen diren erakusten du. Intel Agilex-I F-tile Demo Board, Intel Agilex F-tile Device, Goi Mailako RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core eta hainbat erloju eta interfaze biltzen ditu.

Elkarreragingarritasunaren Metodologia
Hartzailearen Datu Esteka Geruza
Proba-eremu honek sinkronizazio-goiburuaren lerrokadura (SHA) eta bloke anitzeko lerrokadura hedatuaren (EMBA) proba kasuak hartzen ditu. JESD204C Intel FPGA IP-ak datu-esteken geruzako erregistroak irakurtzen ditu proban zehar, erregistroan idazten ditu. files, eta TCL scripten bidez irizpideak pasatzeko egiaztatzen ditu.

JESD204C Intel® FPGA IP eta ADI AD9081 MxFE* ADC elkarreragingarritasun txostena Intel® Agilex™ F-tile gailuetarako

JESD204C Intel® FPGA IP abiadura handiko puntuz puntuko serieko interfazearen jabetza intelektuala (IP) da.
JESD204C Intel FPGA IP hardware-probatu da JESD204C analogiko-digital bihurgailu (ADC) gailu hautatu batzuekin.
Txosten honek JESD204C Intel FPGA IP-ren elkarreragingarritasuna azpimarratzen du Analog Devices Inc.-en (ADI) AD9081 Mixed Signal Front End (MxFE*) ebaluazio moduluarekin (EVM). Ondorengo ataletan hardwarea egiaztatzeko metodologia eta proben emaitzak deskribatzen dira.

Lotutako informazioa
F-tile JESD204C Intel FPGA IP Erabiltzailearen Gida

Hardware eta software eskakizunak
Elkarreragingarritasun probak hardware eta software tresna hauek behar ditu: Hardwarea

• Intel Agilex™ I-Series F-tile Demo Board (AGIB027R29A1E2VR0) 12 V-ko korronte egokitzailearekin
• Analog Devices (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Skywork Si5345-D Ebaluazio Batzordea (Si5345-D-EVB)
• SMA ar SMP ar
• SMP arra SMP kablera

Softwarea

• Intel Quartus® Prime Pro Edition softwarearen 21.4 bertsioa
• AD9081_API 1.1.0 bertsioa edo berriagoa (Linux aplikazioa, beharrezkoa da AD9081 EVM konfiguratzeko)

Lotutako informazioa

• AD9081/AD9082 Sistema garatzeko erabiltzailearen gida
• Skyworks Si5345-D Ebaluazio Taularen Erabiltzailearen Gida

Hardwarearen konfigurazioa
JESD204C Intel FPGA IP Duplex moduan instantziatuta dago baina hartzailearen bidea bakarrik erabiltzen da. FCLK_MULP =1, WIDTH_MULP = 8, S = 1, core PLL-ak 375 MHz-ko lotura-erlojua eta 375 MHz-eko fotograma-erlojua sortzen ditu.
Intel Agilex I-Series F-Tile Demo Board bat erabiltzen da ADI AD9081-FMCA-EBZ EVM garapen-plakaren FMC+ konektorearekin konektatuta. ADC elkarreragingarritasun probarako hardwarearen konfigurazioa Hardwarearen konfigurazioa irudian ageri da.- • AD9081-FMCA-EBZ EVM-ak Intel Agilex I-Series F-Tile Demo Board-etik lortzen du energia FMC+ konektorearen bidez.

• F-tile transceptor eta JESD204C Intel FPGA IP core PLL erreferentziako erlojuak Si5345-D-EVB-k hornitzen ditu SMAtik SMP kablearen bidez. Ezarri MUX_DIP_SW0 altuan Agilex-I F-Tile Demo Board-en U22 SMP kablera konektatuta dagoen CLKIN1 hartzen ari dela ziurtatzeko.
• Si5345-D-EVB-k AD7044 EVMn dagoen HMC9081 erloju-sorgailu programagarriari erreferentziazko erloju bat eskaintzen dio SMP to SMP kablearen bidez.
• JESD204C Intel FPGA IP nukleoaren kudeaketa erlojua Intel Agilex I-Series F-tile Demo Board-en dagoen Silicon Labs Si5332 erloju-sorgailu programagarriak hornitzen du.
• HMC7044 erloju-sorgailu programagarriak AD9081 gailuaren erreferentzia-erlojua eskaintzen du. AD9081 gailuan dagoen fase-blokeatutako begiztak (PLL) nahi diren ADC-ak sortzen dituampling erlojua gailuaren erreferentziako erlojutik.
• 1. azpiklaserako, HMC7044 erloju-sorgailuak SYSREF seinalea sortzen du AD9081 gailurako eta JESD204C Intel FPGA IPrako FMC+ konektorearen bidez.

Ezte: Intel-ek SYSREF JESD204C Intel FPGA IP gailuaren erlojua sortzen duen erloju-sorgailuak ematea gomendatzen du.

Sistemaren deskribapena

Ondorengo sistema-mailako diagramak diseinu honetan modulu desberdinak nola konektatzen diren erakusten du.

2. irudia. Sistemaren Diagrama

Oharrak:

1. M bihurgailuen kopurua da.
2. S transmititutako s kopurua daampbihurgailu bakoitzeko fotograma bakoitzeko.
3. WIDTH_MULP aplikazio-geruzaren eta garraio-geruzaren arteko datu-zabalera biderkatzailea da.
4. N bihurgailu bakoitzeko bihurketa-bit kopurua da.
5. CS bihurketa s bakoitzeko kontrol-bit kopurua daamples.

Konfigurazio honetan, adibidezampL = 8, M = 4 eta F = 1, transceptor bideen datu-tasa 24.75 Gbps da.
Si5332 OUT1-ek 100 MHz-eko erlojua sortzen du mgmt_clk-era. Si5345-D-EVB-k bi erloju-maiztasun sortzen ditu, 375 MHz eta 100 MHz. 375 MHz Intel Agilex I-Series F-tile Demo Board-eko multiplexer txertatuari hornitzen zaio J19 SMA atakaren bidez. Kapsulatutako multiplexagailuaren irteerako erlojuak F-tile transceptor erreferentziako erlojua (refclk_xcvr) eta JESD204C Intel FPGA IP core PLL erreferentziako erlojua (refclk_core) gidatzen ditu. Si100-D-EVB-tik 5345 MHz AD7044 EVM-n dagoen HMC9081 erloju-sorgailu programagarrira konektatuta dago erlojuaren sarrera gisa.
(EXT_HMCREF).

HCM7044-k 11.71875 MHz-eko SYSREF seinale periodikoa sortzen du FMC Konektorearen bidez.
JESD204C Intel FPGA IP Duplex moduan instantziatuta dago baina hartzailearen bidea bakarrik erabiltzen da.

Elkarreragingarritasunaren Metodologia
Hurrengo atalean probaren helburuak, prozedura eta gainditzeko irizpideak deskribatzen dira. Probak honako arlo hauek hartzen ditu:

• Hartzailearen datu-lotura geruza
• Hartzailearen garraio-geruza

Hartzailearen Datu Esteka Geruza
Proba-eremu honek sinkronizazio-goiburuaren lerrokadura (SHA) eta bloke anitzeko lerrokadura hedatuaren (EMBA) proba kasuak hartzen ditu.
Esteka abiaraztean, hargailua berrezarri ondoren, JESD204C Intel FPGA IP gailuak transmititzen duen sinkronizazio goiburuaren korrontea bilatzen hasten da. Datu-lotura geruzako erregistro hauek irakurtzen dira proban, erregistroan idatzita files, eta TCL scripten bidez irizpideak pasatzeko egiaztatuta.

Lotutako informazioa
F-tile JESD204C Intel FPGA IP Erabiltzailearen Gida

Sinkronizatu goiburuen lerrokatzea (SHA)
1. taula. Sinkronizatu goiburua lerrokatzeko proba kasuak

Proba kasua	Helburua	Deskribapena	Gainditzeko Irizpideak
SHA.1	Egiaztatu sinkronizazioaren goiburuko blokeoa berrezartzeko sekuentzia amaitu ondoren baieztatzen den.	Erregistroetatik honako seinale hauek irakurtzen dira: CDR_Lock rx_status3 (0x8C) erregistrotik irakurtzen da. SH_Locked rx_status4 (0x90) erregistrotik irakurtzen da. jrx_sh_err_status rx_err_status (0x60) erregistrotik irakurtzen da.	CDR_Lock eta SH_LOCK altua adierazi behar da errei kopuruari dagokionean. jrx_sh_err_status izan beharko luke  jrx_sh_err_status-eko bit-eremuek sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err eta cdr_locked_err egiaztatzen dituzte.
SHA.2	Egiaztatu Sinkronizazioaren goiburuaren blokeoaren egoera sinkronizazioaren goiburuaren blokeoa lortu ondoren (edo Bloke Anitzeko Lerrokatze Hedatuaren fasean) eta egonkor.	invalid_sync_header sinkronizatzeko goiburuaren blokeoaren egoera irakurtzen da erregistrotik (0x60[8]).	invalid_sync_header egoera 0 izan behar da.

Bloke anitzeko lerrokadura hedatua (EMBA)

2. taula. Bloke anitzeko lerrokadura hedatutako proba kasuak

Proba kasua		Helburua		Deskribapena		Gainditzeko Irizpideak
EMBA.1		Egiaztatu Bloke anitzeko blokeo hedatua sinkronizatzeko goiburuko blokeoa ezarri ondoren soilik ezartzen den.		Seinale hauek erregistroen bidez irakurtzen dira:		EMB_Locked_1 balioak errei bakoitzari dagokion 1aren berdina izan behar du. EMB_Lock_err 0 izan behar du.
	Proba kasua		Helburua		Deskribapena		Gainditzeko Irizpideak
					EMB_Locked_1 rx_status5 (0x94) erregistrotik irakurtzen da. EMB_Lock_err rx_err_status (0x60[19]) erregistrotik irakurtzen da.
	EMBA.2		Egiaztatu bloke anitzeko blokeo hedatua egoera egonkorra den (bloke anitzeko blokeo hedatu ondoren edo buffer elastikoa askatu arte) bloke anitzeko baliogaberik gabe.		invalid_eomb_eoemb rx_err_status (0x60[10:9]) erregistrotik irakurtzen da.		invalid_eomb_eoemb "00" izan behar du.
	EMBA.3		Egiaztatu erreiaren lerrokadura.		Erregistroetatik honako balio hauek irakurtzen dira: elastic_buf_over_flow rx_err_status (0x60[20]) erregistrotik irakurtzen da. elastic_buf_full rx_status6 (0x98) erregistrotik irakurtzen da.		elastic_buf_over_flow 0 izan behar du. elastiko_buf_full balioak errei bakoitzari dagokion 1aren berdina izan behar du.

Hartzailearen garraio-geruza (TL)
Hargailuaren (RX) JESD204C Intel FPGA IP eta garraio geruzaren bidez kargaren datu-korrontearen datuen osotasuna egiaztatzeko, ADC r gisa konfiguratuta dago.amp/PRBS proba eredua. ADC JESD204C Intel FPGA IP-n ezarritako konfigurazio berarekin funtzionatzeko ere ezarrita dago. rampFPGA ehuneko /PRBS egiaztatzaileak r egiaztatzen duamp/PRBS datuen osotasuna minutu batez. RX JESD204C Intel FPGA IP erregistroa rx_err etengabe galdetzen da minutu batean zero baliorako.
Beheko irudian datuen osotasuna egiaztatzeko proba kontzeptualaren konfigurazioa erakusten da.

3. irudia. Datuen osotasuna egiaztatzea R erabilizamp/PRBS15 Zuzentzailea

3. taula. Garraio-geruzaren proba-kasuak

Proba kasua	Helburua	Deskribapena	Gainditzeko Irizpideak
TL.1	Egiaztatu datu-kanalaren garraio-geruzaren mapaketa r erabilizamp proba eredua.	Data_mode R gisa ezarrita dagoamp_Modu. Seinale hauek erregistroen bidez irakurtzen dira: crc_err rx_err_status-etik irakurtzen da (0x60[14]).  jrx_patchk_data_error tst_err0 erregistrotik irakurtzen da.	crc_err baxua izan behar da pasatzeko. jrx_patchk_data_error baxua izan behar du.
TL.2	Egiaztatu datu-kanalaren garraio-geruzaren mapaketa PRBS15 proba-eredua erabiliz.	Data_mode prbs_mode gisa ezarrita dago. Erregistroetatik honako balio hauek irakurtzen dira: crc_err rx_err_status-etik irakurtzen da (0x60[14]). jrx_patchk_data_error tst_err0 erregistrotik irakurtzen da.	crc_err baxua izan behar da pasatzeko. jrx_patchk_data_error baxua izan behar du.

JESD204C Intel FPGA IP eta ADC konfigurazioak
Hardwarearen egiaztapen honetako JESD204C Intel FPGA IP parametroak (L, M eta F) AD9081 gailuak berez onartzen ditu. Transceptor datu-tasa, sampling erlojuak eta beste JESD204C parametroek AD908D1 funtzionamendu-baldintzak betetzen dituzte.
Hardwarearen egiaztapenaren probak JESD204C Intel FPGA IP-a ezartzen du parametro-konfigurazio honekin.

Konfigurazio guztien ezarpen orokorra:

• E = 1
• CF = 0
• CS = 0
• Azpiklasea = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• FPGA kudeaketa erlojua (MHz) = 100

Proben emaitzak
Ondorengo taulak emaitza posibleak eta haien definizioa jasotzen ditu.

4. taula. Emaitzen definizioa

Emaitza	Definizioa
PASATU	Probatzen ari den gailua (DUT) portaera konformea ​​duela ikusi da.
PASATU iruzkinekin	DUT-ak portaera konformatzailea erakusten zuela ikusi zen. Hala ere, egoeraren azalpen gehigarri bat sartzen da (adibample: denbora mugak direla eta, probaren zati bat baino ez da egin).

Emaitza	Definizioa
HUTS	DUT-ek portaera ez-konformea ​​duela ikusi zen.
Abisua	DUT-k gomendagarria ez den portaera duela ikusi da.
Ikusi iruzkinetara	Behaketen arabera, ezin izan da baliozko gainditu edo huts egin. Egoeraren azalpen gehigarri bat sartzen da.

Hurrengo taulan SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 eta TL.2 proba-kasuetarako emaitzak erakusten dira, L, M, F, datu-abiadura, dagozkien balioekin, sampling erlojua, link clock eta SYSREF maiztasunak.

5. taula. Proba kasuetarako emaitza SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 eta TL.2

Ez.	L	M	F	S	HD	E	N	NP	ADC Sampling erlojua (MHz)	FPGA Gailuaren Erlojua (MHz)	FPGA Fotograma-erlojua (MHz)	FPGA Link-erlojua (MHz)	Errei-tasa (Gbps)	Emaitza
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Pasa

Proba-emaitza iruzkinak
Proba kasu bakoitzean, RX JESD204C Intel FPGA IP-ak sinkronizazio-goiburuaren lerrokadura, bloke anitzeko lerrokadura hedatua eta erabiltzailearen datuen fasera arte ezartzen ditu.
R-ek ez du datuen osotasun-arazorik ikustenamp eta PRBS egiaztatzailea JESD konfigurazioetarako errei fisiko guztiak estaltzen dituena; gainera, ez da erredundantzia ziklikoko egiaztapenik (CRC) eta komandoen parekotasun errorerik ikusten.
Zenbait pizte-ziklotan, erreiaren okertze-errorea ager daiteke parametroen konfigurazioetan. Errore hori saihesteko, LEMC desplazamendu-balioak programatu behar dira edo hori automatiza dezakezu kalibrazio-ekorketa prozedurarekin. LEMC offset-en legezko balioei buruzko informazio gehiago lortzeko, ikusi RBD Tuning Mechanism-n F-tile JESD204C IP Erabiltzailearen Gidan.

Lotutako informazioa
RBD Tuning Mekanismoa

Laburpena
Txosten honek JESD204C Intel FPGA IP eta PHY interfaze elektrikoaren baliozkotzea erakusten du AD9081/9082 (R2 Silicon) gailuarekin 24.75 Gbps ADCrako. Konfigurazio osoa eta hardwarearen konfigurazioa bi gailuen elkarreragingarritasunean eta errendimenduan konfiantza ematen duela erakusten da.

AN 927rako dokumentuaren berrikuspenaren historia: JESD204C Intel FPGA IP eta ADI AD9081 MxFE* ADC elkarreragingarritasun txostena Intel Agilex F-Tile gailuetarako

Dokumentuaren bertsioa	Aldaketak
2022.04.25	Hasierako kaleratzea.

AN 876: JESD204C Intel® FPGA IP eta ADI AD9081 MxFE* ADC elkarreragingarritasun txostena Intel® Agilex® F-Tile gailuetarako

Dokumentuak / Baliabideak

intel JESD204C Intel FPGA IP eta ADI AD9081 MxFE ADC elkarreragingarritasun txostena [pdfErabiltzailearen gida JESD204C Intel FPGA IP eta ADI AD9081 MxFE ADC elkarreragingarritasun txostena, JESD204C, Intel FPGA IP eta ADI AD9081 MxFE ADC elkarreragingarritasun txostena

Erreferentziak

• Erabiltzailearen eskuliburua