Intel Migrazio Jarraibideak Arria 10-tik Stratix 10-ra 10G Ethernet azpisistemarako

Migrazio jarraibideak Intel® Arria® 10-tik Intel® Stratix® 10-ra 10G Ethernet azpisistemarako

Latentzia baxua (LL) Ethernet 10G (10GbE) Media Access Controller (MAC) Intel® FPGA IP nukleoak Intel Stratix® 10 eta Intel Arria® 10 diseinu ex barne hartzen dituampIEEE 802.3-2008 zehaztapenekin bat datozen fitxategiak. Intel Stratix 10 LL 10GbE MAC Intel FPGA IP nukleoaren eta interfaze fisikoaren (PHY) IP nukleoaren arteko interfazeak desberdinak dira Intel Arria 10 LL 10GbE MAC Intel FPGA IP nukleoarekin PHY IP nukleoarekin alderatuta.

Migrazio jarraibide hauek Intel Arria 10 LL 10GbE MAC Intel FPGA IP nukleoa ezagutzen dutenentzat zuzenduta daude. Erabili migrazio-gida hauek zure Intel Arria 10 LL 10GbE MAC diseinua migratu nahi baduzu Intel Stratix 10 gailuak erabiltzeko.

Intel Stratix 10 LL 10GbE MAC sistema

Intel Stratix 10 eta Intel Arria 10 Design ExampLL 10GbE MAC Intel FPGA IP Nukleorako fitxategiak

Diseinua Adibample	MAC aldaera	FHY	Garapen Kit	Intel Arria 10	Intel Stratix 10
10GBASE-R Ethernet	10G	Native PHY (L/H-tilen Native PHY onartzen Intel Stratix 10-rako)	Intel Arria 10/ Intel Stratix 10 GX Transceiver Seinalearen osotasuna	Bai	Bai
1G/2.5G Ethernet 1588rekin	1G/2.5G	1G/2.5G/5G/10G Tasa anitzeko Ethernet PHY	Intel Arria 10/ Intel Stratix 10 GX Transceiver Seinalearen osotasuna	Bai	Bai
1G/2.5G/10G Ethernet	1G/2.5G/10G	1G/2.5G/5G/10G Tasa anitzeko Ethernet PHY	Intel Arria 10/ Intel Stratix 10 GX Transceiver Seinalearen osotasuna	Bai	Bai
10GBASE-R Erregistro modua Ethernet	10G	Bertako PHY	Intel Arria 10 GX Transceiver Seinalearen Osotasuna	Bai	Ez dago eskuragarri
XAUI Ethernet	10G	XAUI PHY	Intel Arria 10 GX FPGA	Bai	Ez dago eskuragarri
1G/10G Ethernet	1G/10G	1G/10GbE eta 10GBASE-KR PHY	Intel Arria 10 GX Transceiver Seinalearen Osotasuna	Bai	Ez dago eskuragarri
jarraitu zuen.

Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik.

Beste izen eta marka batzuk beste batzuen jabetza direla erreklamatu daitezke.

Diseinua Adibample	MAC aldaera	FHY	Garapen Kit	Intel Arria 10	Intel Stratix 10
1G/10G Ethernet 1588rekin	1G/10G	1G/10GbE eta 10GBASE-KR PHY	Intel Arria 10 GX Transceiver Seinalearen Osotasuna	Bai	Ez dago eskuragarri
10M/ 100M/1G/10G Ethernet	10M/ 100M/1G/10G	1G/10GbE eta 10GBASE-KR PHY	Intel Arria 10 GX Transceiver Seinalearen Osotasuna	Bai	Ez dago eskuragarri
10M/ 100M/1G/10G Ethernet 1588rekin	10M/ 100M/1G/10G	1G/10GbE eta 10GBASE-KR PHY	Intel Arria 10 GX Transceiver Seinalearen Osotasuna	Bai	Ez dago eskuragarri
1G/2.5G Ethernet	1G/2.5G	1G/2.5G/5G/10G Tasa anitzeko Ethernet PHY	Intel Arria 10 GX Transceiver Seinalearen Osotasuna	Bai	Ez dago eskuragarri
10G USXGMII Ethernet	1G/2.5G/5G/10G (USXGMII)	1G/2.5G/5G/10G Tasa anitzeko Ethernet PHY	Intel Arria 10 GX Transceiver Seinalearen Osotasuna	Bai	Ez dago eskuragarri

Oharra:
Zerrendatutako diseinura sar zaitezke adibidezampIntel Quartus® Prime Pro Edition softwareko LL 10GbE MAC parametro editorearen bidez.

Lotutako informazioa

• Latentzia baxuko Ethernet 10G MAC erabiltzailearen gida
• Intel Stratix 10 Latentzia baxuko Ethernet 10G MAC Diseinua Adibample Erabiltzailearen Gida
• Intel Stratix 10 L- eta H-Tile Transceiver PHY erabiltzailearen gida

Intel Stratix 10 eta Intel Arria 10 LL 10GbE MAC diseinuetarako onartzen diren konfigurazioak

Hurrengo taulak Intel Stratix 10 eta Intel Arria 10 Ethernet IP konfigurazio posible guztiak zerrendatzen ditu.

Intel Arria 10 eta Intel Stratix 10 Ethernet IP konfiguraziorako onartzen diren konfigurazioak

IP Nukleoa		Intel Arria 10	Intel Stratix 10
LL 10GbE MAC	Abiadura	• 10G
		• 1G/10G
		• 10M/100M/1G/10G
		• 1G/2.5G
		• 1G/2.5G/10G
		• 1G/2.5G/5G/10G (USXGMII interfazea)
		• 10M/100M/1G/2.5G
		•    10M/100M/1G/2.5G/10G
	IEEE 1588v2 funtzioa	• 10G	• 10G
		• 1G/10G	• 1G/10G
		• 10M/100M/1G/10G	• 10M/100M/1G/10G
		• 1G/2.5G	• 1G/2.5G
			• 1G/2.5G/10G
jarraitu zuen.

IP Nukleoa		Intel Arria 10	Intel Stratix 10
1G/2.5G/5G/10G tasa anitzeko Ethernet PHY	Abiadura	• 2.5G • 1G/2.5G • 1G/2.5G/10G (MGBASE-T PHY) • 1G/2.5G/5G/10G (USXGMII interfazea/NBASE-T PHY)
	IEEE 1588v2 funtzioa	• 2.5G • 1G/2.5G	• 2.5G • 1G/2.5G • 1G/2.5G/10G Ez da onartzen SGMII modu gaituarekin.
	SGMII modua	Ez dago eskuragarri	• 1G/2.5G • 1G/2.5G/10G
XAUI PHY		Eskuragarri	Ez dago eskuragarri
Intel Stratix 10 L-tile/H-tile Transceiver Native PHY		Ez dago eskuragarri	Onartutako aurrezarpenak: • 10GBASE-R • 10GBASE-R 1588 • 10GBASE-R Latentzia txikia • 10GBASE-R KR FEC-ekin
Intel Arria 10 Transceiver Native PHY		Onartutako aurrezarpenak: • 10GBASE-R • 10GBASE-R Erregistratzeko modua • 10GBASE-R Latentzia txikia • 10GBASE-R KR FEC-ekin	Ez dago eskuragarri
Intel Arria 10 1G/10GbE eta 10GBASE-KR PHY		Eskuragarri	Ez dago eskuragarri
Intel Stratix 10 10GBASE-KR PHY		Ez dago eskuragarri	Eskuragarri

Erlojua eta Berrezarri Azpiegitura

Intel Stratix 10 LL 10GbE MAC eta Intel Stratix 10 Transceiver PHY IP nukleo natiboak

Intel Stratix 10 Transceiver Native PHY IP nukleoa konfigura dezakezu 10GBASE-R PHY ezartzeko Ethernet-en geruza fisiko espezifikoa 10.3125 Gbps datu-tasa IEEE 49-802.3 zehaztapenaren 2008. klausulan zehaztutakoaren arabera. Konfigurazio honek XGMII-ra LL 10GbE MAC Intel FPGA IP nukleoa eskaintzen du eta kanal bakarreko 10.3125Gbps PHY bat inplementatzen du, forma-faktorea entxufagarria plus (SFP+) modulu optiko txiki batekin konektatzeko zuzeneko forma-faktoreko interfaze elektrikoa (SFI) erabiliz. zehaztapena.

Hurrengo irudiak Intel Arria 10 diseinu batetik Intel Stratix 10 diseinurako migrazioa erakusten du.

Erlojua eta berrezarri eskema LL 10GbE MAC eta Intel Stratix 10 Transceiver Native PHY 10GBASE-R Design Ex-nample Interfazea

Lotutako informazioa
AN795: 10G Ethernet azpisistemarako jarraibideak ezartzea Arria 10 gailuetan 10G MAC IP Core latentzia baxua erabiliz

Intel Stratix 10 LL 10GbE MAC eta Intel Stratix 10 1G/2.5G/5G/10G Ethernet tasa anitzeko PHY Intel FPGA IP nukleoak

1G/2.5G/5G/10G Ethernet tasa anitzeko PHY Intel FPGA IP nukleoak Intel Stratix 10 gailuetarako GMII eta XGMII eskaintzen ditu LL 10GbE MAC Intel FPGA IP nukleoari. 1G/ 2.5G/5G/10G Multi-tasa Ethernet PHY IP nukleoak 1G/ 2.5G/5G/10Gbps serieko PHY kanal bakarra ezartzen du. Diseinuak konexio zuzena eskaintzen du 1G/2.5GbE abiadura bikoitzeko SFP+ modulu entxufagarriekin, MGBASE-T kobrezko kanpoko PHY gailuekin edo txip-tik txip interfazeekin. IP nukleo hauek datu-tasa birkonfiguragarriak onartzen dituzte.

Ondorengo irudiak Intel Arria 10 diseinu batetik Intel Stratix 10 diseinurako migrazioa erakusten du.

Erlojua eta berrezarri eskema LL 10GbE MAC eta 1G/2.5G/5G/10G Ethernet tasa anitzeko PHY Design Example (1G/2.5G/10G modua) Intel Stratix 10 gailuetarako

Hurrengo irudiak 1G/2.5G Ethernet IEEE 1588v2 ezaugarrien diseinua duen azken erlojuaren eta berrezartzeko eskema erakusten du.ample Intel Stratix 10 gailuetara zuzenduta. Soluzio honen eta Intel Arria 10 gailuetan sartu zen bertsioaren artean desberdintasunak daude. Aldaketa beharrezkoa da diseinua Intel Arria 10 gailuetatik Intel Stratix 10 gailuetara migratzean.

Erlojua eta berrezarri eskema LL 10GbE MAC eta 1G/2.5G/5G/10G Ethernet tasa anitzeko PHY Design Example (1G/2.5G modua IEEE 1588v2 funtzioarekin) Intel Stratix 10 gailuetarako

Sarrerako erlojuaren ataka latency_sclk berri bat dago eskuragarri Intel Stratix 10 gailuetan. Ataka hau erabilgarri dago Gaitu latentzia neurtzeko atakak parametroa aktibatzen duzunean Intel Stratix 10 L/H-Tile Transceiver Native PHY IP nukleoan edo Gaitu IEEE 1588 Precision Time Protocol parametroan 1G/2.5G/5G/10G Multi-an. tasa Ethernet PHY Intel FPGA IP nukleoa. Ataka hau beharrezkoa da Intel Stratix 10 gailuen latentzia deterministaren neurketa eredurako. Informazio gehiago lortzeko, ikusi Intel Stratix 10 L/H-Tile Transceiver PHY Erabiltzailearen Gidako Deterministic Latency Use Model kapituluan.

I/O fasean blokeatutako begizta (IOPLL) konektatzeko, gehitu Intel Stratix 10 Clock Control (stratix10_clkctrl) IP IP Katalogotik. IOPLLk bi s eskaintzen dituampDiseinu honetako erlojuak: 53.33 MHz 2.5G modurako eta 80 MHz 1G modurako.

Hurrengo irudiak 1G/2.5G Ethernet diseinuan oinarritutako konektibitate xehetasunak erakusten ditu.

Konektibitate-diagrama 1G/2.5G Ethernet 1588 diseinuarekin Intel Stratix 10 gailuetarako

Inck0x ataka 2.5G s-ra konektatzen dela ziurtatu behar duzuampling erlojua eta inclk1x ataka 1G s-ra konektatzen daampling erlojua. Erlojuaren kontrolaren irteerako erlojuaren ataka latency_sclk ataka bihurtzen da. Intel Arria 10 gailuetatik Intel Stratix 10 gailuetara diseinu migratzeko, 1G/2.5G birkonfigurazio blokearen eta transceptor berrezartzeko kontroladorearen arteko antzeko konektibitatea berrerabili dezakezu.

Lotutako informazioa

• Intel Stratix 10 L- eta H-Tile Transceiver PHY erabiltzailearen gida
• AN795: Arria 10 gailuetan 10G MAC IP Core latentzia baxua erabiliz 10G Ethernet azpisistemarako jarraibideak ezartzea
• Intel Stratix 10 Clocking eta PLL erabiltzailearen gida

IP Erregistroaren mapaketa

LL 10GbE MAC Intel FPGA IP nukleoak Intel Stratix 10 gailuetarako LL 10GbE MAC Intel FPGA IP nukleoak Intel Arria 10 gailuetarako erregistro-mapa bera erabiltzen du. Tasa anitzeko Ethernet PHY eta 10GBASE-R PHY aurrezarpenek ere erregistro-mapa bera erabiltzen dute Intel Stratix 10 eta Intel Arria 10 diseinuetarako. Intel Stratix 10 gailuetarako LL 10GbE MAC Intel FPGA IP nukleoak 10GbE IPrekin atzerako bateragarritasuna onartzen du 64 biteko Avalon Memory-Mapped (MM) egokitzailearekin.

Lotutako informazioa
Latentzia baxuko Ethernet 10G MAC erabiltzailearen gida.

Seinalearen konektibitatea Intel Stratix 10 eta Intel Arria 10 Ethernet Diseinuaren arteko desberdintasunakamples

LL 10GbE MAC Intel FPGA IP nukleorako, ez dago seinale berririk sartu Intel Stratix 10 gailuetarako. Intel Stratix 10 L/H-Tile Transceiver Native PHY IP Core-n sartutako berrezarri asinkronoko egoera seinale berriak daude. Desberdintasunak Ethernet PHY IP nukleo guztietan aplikatzen dira, 1G/2.5G/5G/10G Ethernet PHY Intel FPGA IP nukleoen eta 10GBASE-R PHY Intel FPGA IP nukleoen aldaera guztiak barne.

Interfazearen seinaleen desberdintasunak Intel Stratix 10 L/H-Tile Transceiver PHY natiboa/Multi-tasa Ethernet PHY eta Intel Arria 10 Transceiver Native PHY/Multi-tasa Ethernet PHY

Oharra: = Errei kopurua.

Intel Stratix 10 interfazearen seinaleak	Intel Arria 10 Interfaze Seinaleak	Iruzkinak
tx_analogreset_stat[ -1 :0]	Ez dago eskuragarri	Berrezarri egoera ataka hauek Intel Stratix 10 gailuetan soilik sartu dira. Konektatu Transceiver PHY Reset Controller IP nukleoan dagokion seinalera, gailurako berrezartze sekuentzia egokia ezartzen duena.
rx_analogreset_stat[ -1 :0]	Ez dago eskuragarri
tx_digitalreset_stat[ - 1:0]	Ez dago eskuragarri
rx_digitalreset_stat[ - 1:0]	Ez dago eskuragarri
latentzia_sclk	Ez dago eskuragarri	Latentzia neurtzeko sarrerako erreferentzia erlojua. SampTransceiver application interface block (AIB) datu-bidearen latentzia neurtzeko ling erlojua. Ataka hau eskuragarri dago Intel Stratix 10 L/H-Tile Transceiver Native PHY IP nukleoko latentzia neurtzeko ataken aukeran edo 1588G/ 1G/2.5G/5G Ethernet PHY Intel FPGA IEEE 10 Precision Time Protocol aukeran. IP nukleoa gaituta dago.
birkonfig_helbidea [erregistroa2 +10:0]	birkonfig_helbidea [erregistroa2+9:0]	Birkonfigurazio-helbidearen seinalea birkonfigurazio blokeari konektatuta. Irakurketa eta idazketa eragiketetarako sartu beharreko helbidea zehazten zuen helbide-busa.

Interfazearen seinaleen desberdintasunak Intel Stratix 10 Transceiver Berrezarri kontroladorearen IP eta Intel Arria 10 Transceiver Berrezarri kontroladorearen IParen artean

Oharra: = Errei kopurua.

Intel Stratix 10 interfazearen seinaleak	Intel Arria 10 Interfaze Seinaleak	Iruzkinak
tx_analogreset_stat[ -1 :0]	Ez dago eskuragarri	Transceiver Native PHY IP Core-ren berrezarri egoera-seinalea da. Kanal bakoitzeko tx_analogreset_stat bat dago. Baieztatzen denean, TX PMArako berrezartzeko sekuentzia hasten da. Desaertatuta dagoenean, TX PMArako sekuentzia berrezarri amaitzen da.
rx_analogreset_stat[ -1 :0]	Ez dago eskuragarri	Transceiver Native PHY IP Core-ren berrezarri egoera-seinalea da. rx_analogreset_stat bat dago kanal bakoitzeko. Baieztatzen denean, RX PMArako berrezartzeko sekuentzia hasten da. Desertatzen denean, RX PMAren sekuentzia berrezarri amaitzen da.
tx_digitalreset_stat[ - 1:0]	Ez dago eskuragarri	Transceiver Native PHY IP Core-ren berrezarri egoera-seinalea da. Kanal bakoitzeko tx_digitalreset_stat bat dago. Baieztatzen denean, TX PCS-en berrezartzeko sekuentzia hasten da.
jarraitu zuen.

Intel Stratix 10 interfazearen seinaleak	Intel Arria 10 Interfaze Seinaleak	Iruzkinak
		Desertzia egiten denean, TX PCS-en sekuentzia berrezarri amaitzen da.
rx_digitalreset_stat[ - 1:0]	Ez dago eskuragarri	Transceiver Native PHY IP Core-ren berrezarri egoera-seinalea da. Kanal bakoitzeko rx_digitalreset_stat bat dago. Baieztatzen denean, RX PCS-rako berrezartzeko sekuentzia hasten da. Desertatzen denean, berrezarri RX PCSren sekuentzia amaitzen da.

Hurrengo irudiak Intel Stratix 10 Ethernet 10G azpisistemaren diseinurako berrezarri egoera seinaleen konektibitatea erakusten du. Hau aplikagarria da Intel Stratix 10 L-tile/H-tile Native PHY IP nukleoa edo 1G/2.5G/5G/10G Multi-tasa PHY Intel FPGA IP nukleoa erabiltzen baduzu.

Berrezarri Egoera Seinaleen Konektibitate Diagrama Intel Stratix 10 PHY IP Nukleorako eta Berrezarri Kontrolagailuaren IP Nukleorako

Intel Stratix 10 gailuetarako ATX PLL eta fPLL interfazearen seinaleetan aldaketa batzuk daude Intel Arria 10 gailuekin alderatuta. Ethernet diseinuak Intel Arria 10 gailu batetik Intel Stratix 10 gailu batera migratzen ari bazara, kendu mcgb_rst eta pll_powerdown berrezarri seinaleak ez daudelako eskuragarri Intel Stratix 10-n.

Hurrengo irudiak Intel Stratix 10 L-Tile/H-Tile ATX PLL eta Intel Arria 10 ATX PLL-ren arteko aldea erakusten du.

Intel Stratix 10 L-Tile/H-Tile Transceiver ATX PLL eta Intel Arria 10 Transceiver ATX PLL interfaze-seinaleen arteko konparaketa

Intel Stratix 10 L-Tile/H-Tile Transceiver PHY-n beste aldaketa bat reconfig_address busari gehitutako 1 bit gehigarria da, Intel Arria 10 Transceiver PHY bertsioarekin alderatuta. Aldaketa bera behar da tasa anitzeko PHYrako, jatorrizko PHY oinarri gisa erabiliz sortzen baita.

Hurrengo irudiak reconfig_address nola konektatu erakusten du.

Bloke Diagrama Intel Stratix 10 Ethernet azpisistemaren diseinurako birkonfigurazio-helbideen konektibitateari buruzkoa
Adibamperakutsitako fitxategia Ethernet diseinuan oinarritzen da adibidezample eredua. Platform Designer-ek sortzen dituen blokeetarako, moduluak diseinutik lor ditzakezu adibidezample files.

Lotutako informazioa

• Intel Stratix 10 Latentzia baxuko Ethernet 10G MAC Diseinua Adibample Erabiltzailearen Gida
• Intel Stratix 10 L- eta H-Tile Transceiver PHY erabiltzailearen gida
• Intel Stratix 10 Clocking eta PLL erabiltzailearen gida

Migrazio Fluxua

Intel Quartus Prime Pro Edition softwareak soilik eskaintzen ditu Intel Stratix 10 diseinuak. Intel Quartus Prime Standard Edition-ko Intel Arria 10 Ethernet diseinua erabiltzen ari bazara, Intel Quartus Prime Pro Edition bertsiora migratu behar duzu Intel Stratix 10 diseinurako.

Lotutako informazioa
Intel Quartus Prime Pro Edition eskuliburua 1. liburukia: diseinua eta konpilazioa

• IP nukleoak eta Qsys Pro sistemak Quartus Prime Pro Edition softwarera eguneratzeari buruzko informazio gehiago eskaintzen du.

AN 808rako dokumentuen berrikuspenaren historia

Migrazio jarraibideak Intel Arria 10-tik Intel Stratix 10-ra 10G Ethernet azpisistemarako

Dokumentuaren bertsioa	Aldaketak
2019.11.20	• Intel izenez birmarkatu. • Irudi eguneratua: LL 10GbE MAC eta 1G/2.5G/5G/10G Ethernet tasa anitzeko PHY Design Ex-en erlojuaren eta berrezarri eskemaample (1G/2.5G modua IEEE 1588v2 Ezaugarriarekin) Intel Stratix 10 gailuetarako. • Dokumentu osoan eguneraketak editorialak egin ditu.

Data	Bertsioa	Aldaketak
2017ko ekaina	2017.06.19	Hasierako kaleratzea.

AN 808: Migrazio jarraibideak Intel® Arria® 10-tik Intel® Stratix® 10-ra 10G Ethernet azpisistemarako.

Dokumentuak / Baliabideak

Intel Migrazio Jarraibideak Arria 10-tik Stratix 10-ra 10G Ethernet azpisistemarako [pdfErabiltzailearen gida Arria 10-tik Stratix 10-ra 10G Ethernet azpisistemarako migrazio-gidalerroak, Migrazio-gidalerroak, Arria 10-ren migrazio-gidalerroak, Stratix 10-ren migrazio-gidalerroak, 10G Ethernet azpisistemaren migrazio-gidalerroak

Erreferentziak

• Erabiltzailearen eskuliburua