intel OCT FPGA IP

OCT Intel FPGA IP-k I/O dinamikoki kalibratzeko aukera ematen du kanpoko erresistentzia bati erreferentzia eginez. OCT IP-ak seinalearen osotasuna hobetzen du, plakako espazioa murrizten du eta beharrezkoa da kanpoko gailuekin komunikatzeko, hala nola memoria interfazeekin. OCT IP Intel Stratix® 10, Intel Arria® 10 eta Intel Cyclone® 10 GX gailuetarako eskuragarri dago. Stratix V, Arria V eta Cyclone V gailuetatik diseinuak migratzen ari bazara, IP-a migratu behar duzu. Xehetasun gehiago lortzeko, ikusi erlazionatutako informazioa.

Lotutako informazioa

• Zure ALTOCT IP OCT Intel FPGA IPra migratzea 13. orrialdean
  • Zure ALTOCT IP nukleora OCT IP nukleora migratzeko urratsak ematen ditu.
• Dynamic Calibred On-Chip Termination (ALTOCT) IP Core Erabiltzailearen Gida
  • ALTOCT IP nukleoari buruzko informazioa eskaintzen du.
• Intel FPGA IP nukleoen hastapena
  • Intel FPGA IP nukleo guztiei buruzko informazio orokorra eskaintzen du, IP nukleoak parametrizatzea, sortzea, berritzea eta simulatzea barne.
• Bertsioarekiko independentea den IP eta plataforma-diseinatzailearen simulazio-gidoiak sortzea
  • Sortu softwarearen edo IP bertsioaren eguneratzeen eskuzko eguneraketak behar ez dituzten simulazio-scriptak.
• Proiektuak Kudeatzeko Praktika Egokienak
  • Zure proiektuaren eta IParen kudeaketa eraginkorra eta eramangarritasunerako jarraibideak files.
• OCT Intel FPGA IP Erabiltzailearen Gidaren Artxiboak 13. orrialdean
  • OCTIntel FPGA IP-aren aurreko bertsioetarako erabiltzailearen giden zerrenda eskaintzen du.

OCT Intel FPGA IP Ezaugarriak

OCT IP-ek funtzio hauek onartzen ditu

• Gehienez ere 12 txip-bukaera (OCT) blokeentzako laguntza
• I/O pin guztietan txiparen serie amaiera (RS) kalibratua eta txiparen amaiera paralelo kalibratua (RT) laguntza.
• 25 Ω eta 50 Ω-ko amaiera-balio kalibratuak
• OCT kalibratzeko laguntza pizteko eta erabiltzaile moduetan

OCT Intel FPGA IP baino gehiagoview

OCT IP Goi Mailako Diagrama

Irudi honek OCT IParen goi-mailako diagrama erakusten du.

OCT IP osagaiak

Osagaia	Deskribapena
RZQ pina	Erabilera bikoitzeko pina. OCT-rekin erabiltzen denean, pina kanpoko erreferentzia-erresistentzia batera konektatzen da beharrezko inpedantzia ezartzeko kalibrazio kodeak kalkulatzeko.
OCT blokea	Kalibrazio-kode hitzak sortzen eta bidaltzen ditu I/O buffer blokeetara.
OCT logika	OCT bloketik kalibrazio-kode hitzak seriean jasotzen ditu eta kalibrazio-kode-hitzak bufferekin paraleloan bidaltzen ditu.

RZQ Pina

OCT bloke bakoitzak RZQ pin bat du.

• RZQ pinak erabilera bikoitzeko pinak dira. Pinak OCT blokera konektatuta ez badaude, pinak I/O pin arrunt gisa erabil ditzakezu.
• Kalibratutako pinek VCCIO vol. bera izan behar dutetage OCT blokea eta RZQ pin gisa. OCT bloke berera konektatutako pin kalibratuek serie eta paralelo amaierako balio berdinak izan behar dituzte.
• RZQ pinetan kokapen-murrizketak aplika ditzakezu OCT blokearen kokapena zehazteko, RZQ pina dagokion OCT blokearekin soilik konekta daitekeelako.

OCT blokea

OCT blokea I/Oak amaitzeko kalibrazio kodeak sortzen dituen osagaia da. Kalibrazioan, OCT rzqin atakatik kanpoko erresistentzian ikusten den inpedantziarekin bat dator. Ondoren, OCT blokeak 16 biteko kalibrazio-kode-hitz bi sortzen ditu: hitz batek seriearen amaiera kalibratzen du eta beste hitzak amaiera paraleloa kalibratzen du. Autobus dedikatu batek seriean bidaltzen ditu hitzak OCT logikara.

OCT Logika

OCT blokeak kalibrazio-kode hitzak seriean bidaltzen ditu OCT logikara ser_data ataken bidez. Enser seinaleak, abiarazten denean, zehazten du zein OCT bloketatik irakurri behar diren kalibrazio-kode hitzak. Ondoren, kalibrazio-kode-hitzak bufferean sartzen dira serietik paralelorako desplazamendu-logikan. Horren ondoren, s2pload seinaleak automatikoki baieztatzen du kalibrazio-kode-hitzak I/O bufferekin paraleloan bidaltzea. Kalibrazio-kode hitzek I/O blokeko transistoreak aktibatzen edo desaktibatu egiten dituzte, erresistentzia seriea edo paraleloa imitatuko baitute inpedantziarekin bat etortzeko.

OCT Logikaren barnekoak

OCT Intel FPGA IP deskribapen funtzionala

DDR memoria-zehaztapenak betetzeko, Intel Stratix 10, Intel Arria 10 eta Intel Cyclone 10 GX gailuek txiparen serie amaiera (RS OCT) eta txiparen amaiera paraleloa (RT OCT) onartzen dituzte amaiera bakarreko I/O estandarrentzat. OCT edozein I/O bankutan onar daiteke. VCCIOk bateragarria izan behar du banku jakin bateko I/O guztietarako. Intel Stratix 10, Intel Arria 10 edo Intel Cyclone 10 GX gailu batean, OCT bloke bat dago I/O banku bakoitzean. OCT bloke bakoitzak kanpoko 240 Ω-ko erreferentzia-erresistentzia batekin elkartzea eskatzen du RZQ pin baten bidez.

RZQ pinak VCCIO hornidura bera partekatzen du pina dagoen I/O bankuarekin. RZQ pin bat funtzio bikoitzeko I/O pin bat da, I/O arrunt gisa erabil dezakezuna OCT kalibrazioa erabiltzen ez baduzu. RZQ pina OCT kalibratzeko erabiltzen duzunean, RZQ pinak OCT blokea lurrera konektatzen du kanpoko 240 Ω-ko erresistentzia baten bidez. Hurrengo irudiek OCTak I/O zutabe bakarrean nola konektatzen diren erakusten dute (margarita kate batean). OCT batek edozein bankutako I/O bat kalibratu dezake, baldin eta bankua zutabe berean badago eta vol.tage eskakizunak. Zutabeen artean konexiorik ez dagoenez, OCT pinak OCTren I/O zutabe berekoak badira soilik parteka daiteke.

OCT banku-banku konexioak

I/O zutabeak Intel Quartus® Prime Pin Planner-en

Figura hau example. Diseinua Intel Stratix 10, Intel Arria 10 edo Intel Cyclone 10 GX gailu desberdinen artean aldatzen da.

Pizteko moduko interfazeak

Pizteko moduan OCT IP-ak bi interfaze nagusi ditu

• Sarrerako interfaze bat FPGA RZQ pad-a OCT blokearekin konektatzen duena
• I/O bufferetara konektatzen diren 16 biteko bi hitz irteera

OCT Interfazeak

Erabiltzaile modua OCT

Erabiltzaile modua OCT pizteko OCT moduaren modu berean funtzionatzen du, erabiltzailearen kontrolagarritasuna gehituz.

FSM seinaleak

Irudi honek OCT blokeko erabiltzailearen seinale dedikatuak kontrolatzen dituen nukleoan egoera finituko makina (FSM) erakusten du. FSM-k OCT blokeak kode-hitzak kalibratu edo bidaltzen dituela ziurtatzen du zure eskaeraren arabera.

Fitter-ek ez du erabiltzaile-moduko OCT bat ondorioztatzen. Zure OCT blokeak erabiltzaile moduko OCT funtzioa erabiltzea nahi baduzu, OCT IP-a sortu behar duzu. Hala ere, hardware-mugak direla eta, OCT IP bakarra erabil dezakezu OCT erabiltzaile moduan zure diseinuan.

Oharra: OCT IP bakar batek 12 OCT bloke kontrola ditzake.

FSMk honako seinale hauek ematen ditu

• erlojua
• berrezarri
• s2kargatu
• kalibrazio_lanpetuta
• calibration_shift_busy
• kalibrazio_eskaera

Oharra: Seinale hauek erabiltzaile moduan soilik daude erabilgarri, eta ez pizteko moduan.

Lotutako informazioa

OCT Intel FPGA IP seinaleak.
FSM seinaleei buruzko informazio gehiago eskaintzen du.

Core FSM

FSM fluxua

FSM estatuak

Estatua	Deskribapena
NAGUSIA	Kalibrazio_eskaera bektorea ezartzen duzunean, FSM IDLE egoeratik CAL egoerara pasatzen da. Mantendu calibration_request bektorea bere balioan bi erloju-ziklotan. Bi erloju-zikloren ondoren, FSMk bektorearen kopia bat dauka. Bektorea berrezarri behar duzu kalibrazio-prozesua berriro abia ez dadin.
CAL	Egoera horretan, FSMk egiaztatzen du kalibrazio_eskaera bektoreko zein bit ezarri diren eta haiei zerbitzua ematen die. Dagozkion OCT blokeek 2,000 erloju-ziklo inguru behar dituen kalibrazio-prozesua hasten dute. Kalibrazioa amaitu ondoren, calibration_busy seinalea askatzen da.
Egiaztatu Maskaren bit	FSMk bektoreko bit bakoitza egiaztatzen du bit ezarrita dagoen edo ez.

Estatua	Deskribapena
Shift Mask bit	Egoera honek bektoreko bit guztien gainean biribiltzen du, 1 bat lortu arte.
Serie aldaketa	Egoera honek serieko amaiera-kodea OCT bloketik amaiera-logikara bidaltzen du. 32 ziklo behar dira transferentzia burutzeko. Transferentzia bakoitzaren ondoren, FSMk bektorean dauden bitak egiaztatzen ditu eta horren arabera ematen ditu.
Eguneratu Zain Bit	Zain dagoen erregistroak OCT Intel FPGA IP-ko OCT bloke bakoitzari dagozkion bitak ditu. Egoera honek zain dagoen erregistroa eguneratzen du zerbitzupeko eskaera berrezarriz.
EGIN	Calibration_shift_busy seinalea kentzen denean, s2pload automatikoki baieztatzen dezakezu amaiera-kode berriak bufferetara transferitzeko. s2pload seinaleak gutxienez 25 ns balio du. Hardwarearen mugak direla eta, ezin duzu beste kalibraziorik eskatu bit guztiak sartu arte calibration_shift_busy bektore baxuak dira.

OCT Intel FPGA IP Diseinua Adibample

OCT IP-ak diseinu bat sor dezake adibidezampIPrako aukeratutako konfigurazio berarekin bat datorren fitxategia. Diseinua adibidezample diseinu sinple bat da, aplikazio zehatzik helburu ez duena. Diseinua erabil dezakezu adibidezample IPa instantziatzeko erreferentzia gisa. Diseinua sortzeko adibidezample files, piztu Sortu Example Diseinu aukera Sorkuntza elkarrizketa-koadroan IP sorreran.

Oharra: OCT IP-ak ez du VHDL sorrera onartzen.

• Softwareak sortzen du _adibample_design direktorioa IParekin batera, non zure IParen izena da.
• The _adibample_design direktorioa make_qii_design.tcl script-ak ditu.
• .qsys filediseinuan barne erabiltzeko dira, adibidezample belaunaldia bakarrik. Ezin duzu editatu files.

Intel Quartus® Prime Design Example

make_qii_design.tcl script-ak diseinu sintetizagarria sortzen du adibidezample Intel Quartus® Prime proiektu batekin batera, konpilatzeko prest. Diseinu sintetizagarria sortzeko adibidezample, jarraitu urrats hauek.

1. Diseinuarekin batera IPa sortu ondoren, adibidezample files, exekutatu script hau komando-gonbitan: quartus_sh -t make_qii_design.tcl.
2. Erabili beharreko gailu zehatz bat zehaztu nahi baduzu, erabili komando hau: quartus_sh -t make_qii_design.tcl .

Scriptak ed_synth.qpf proiektua daukan qii direktorio bat sortzen du file. Proiektu hau Intel Quartus Prime softwarean ireki eta konpila dezakezu.

OCT Intel FPGA IP erreferentziak

OCT Intel FPGA IP parametroen ezarpenak

OCT IP Parametroak

Izena	Balioa	Deskribapena
OCT bloke kopurua	1tik 12ra	Sortu beharreko OCT bloke kopurua zehazten du. Balio lehenetsia da 1.
Erabili atzerantz bateragarriak diren ataken izenak	On Desaktibatuta	Egiaztatu hau ALTOCT IP-arekin bateragarriak diren lehen mailako izenak erabiltzeko. Parametro hau lehenespenez desgaituta dago.
OCT modua	Piztu Erabiltzailea	OCT erabiltzaileak kontrolatzeko modukoa den edo ez zehazten du. Balio lehenetsia da Piztu.
OCT blokea x kalibrazio modua	Bakarra Bikoitza POD	OCTrako kalibrazio modua zehazten du. X OCT blokearen zenbakiari dagokio. Balio lehenetsia da Bakarra.

OCT Intel FPGA IP seinaleak

Sarrerako Interfaze Seinaleak

Seinalearen izena	Norabidea	Deskribapena
rzqin	Sarrera	RZQ pad-etik OCT blokera sartzeko konexioa. RZQ pad kanpoko erresistentzia batera konektatuta dago. OCT blokeak rzqin atakara konektatutako inpedantzia erabiltzen du erreferentzia gisa kalibrazio kodea sortzeko. Seinale hau pizteko eta erabiltzaile moduetarako eskuragarri dago.
erlojua	Sarrera	Sarrerako erlojua erabiltzaile moduan OCTrako. Erlojuak 20 MHz edo gutxiago izan behar du.
berrezarri	Sarrera	Sarrera berrezartzeko seinalea. Berrezarri sinkronikoa da.
kalibrazio_eskaera	Sarrera	Sarrera-bektorea [NUMBER_OF_OCT:0]. Bit bakoitza OCT bloke bati dagokio. Bit bat 1ean ezartzen denean, dagokion OCT-a kalibratu egiten da, eta gero kode-hitza seriean desplazatu amaiera-bloke logikora. Eskaera bi erloju-ziklo egin behar da. Hardwarearen mugak direla eta, calibration_shift_busy bektorea zero izan arte itxaron behar duzu beste eskaera bat igorri arte; bestela, zure eskaera ez da prozesatuko.
calibration_shift_busy	Irteera	[NUMBER_OF_OCT:0]-ren irteera-bektorea kalibrazioan lanean ari den OCT blokea eta amaiera-kodeak amaiera-bloke logikora aldatzen ari den adierazten duena. Bit bat 1 denean, OCT bloke bat kalibratzen ari dela eta kode-hitza amaierako bloke logikora aldatzen ari dela adierazten du.
kalibrazio_lanpetuta	Irteera	[NUMBER_OF_OCT:0]-ren irteera-bektorea kalibrazioan lanean ari den OCT blokea adierazten duena. Bit bat 1 denean, OCT bloke bat kalibratzen ari dela adierazten du
ur_ _serie_amaieraren kontrola[15:0]	Irteera	16 biteko irteerako seinalea, honekin 0tik 11ra bitartekoa. Seinale hau sarrera/irteera buffer-eko serie amaierako kontrol atakara konektatzen da. Ataka honek R kalibratzen duen serie amaierako kodea bidaltzen dus.
ur_ _bukaera_paraleloa_kontrola[15:0]	Irteera	16 biteko irteerako seinalea, honekin 0tik 11ra bitartekoa. Seinale hau sarrera/irteera buffer-eko amaiera-kontroleko ataka paraleloan konektatzen da. Ataka honek R kalibratzen duen amaiera-kode paraleloa bidaltzen dut.

QSF Zereginak

Intel Stratix 10, Intel Arria 10 eta Intel Cyclone 10 GX gailuek amaierarekin erlazionatutako Intel Quartus Prime ezarpen hauek dituzte file (.qsf) esleipenak:

• INPUT_TERMINATION
• OUTPUT_TERMINATION
• TERMINATION_CONTROL_BLOCK
• RZQ_GROUP

QSF Zereginak

QSF esleipena	Xehetasunak
INPUT_TERMINATION OUTPUT_TERMINATION	Sarrera/irteera amaierako esleipenak ohmetan dagoen amaiera-balioa zehazten du kasuan kasuko pinean. Example:
	set_instance_assignment -izena INPUT_TERMINATION -ra set_instance_assignment -izena OUTPUT_TERMINATION -ra
	Serie/paraleloko amaierako atakak gaitzeko, sartu esleipen hauek, pinen serie eta paraleloen amaierako balioak zehazten dituztenak. Ziurtatu serie amaiera-kontrola eta amaiera-kontrol paraleloko atakak OCT Intel FPGA IP-tik GPIO Intel FPGA IP-ra konektatzen dituzula. Example:
	set_instance_assignment -name INPUT_TERMINATION “PARALELOA OHM KALIBRAZIOAREKIN” -to set_instance_assignment -name OUTPUT_TERMINATION “SERIES OHM KALIBRAZIOAREKIN” -to
TERMINATION_CONTROL_BL OCK	Instalatzaileari zuzentzen dio nahi den OCT bloketik zehaztutako pinetara konexio egokia egiteko. Esleipen hau erabilgarria da I/O buffer-ak esplizituki instantziatuta ez daudenean eta pinak OCT bloke jakin batekin lotu behar dituzunean. Example:
	set_instance_assignment -izena TERMINATION_CONTROL_BLOCK -ra
RZQ_GROUP	Esleipen hau Intel Stratix 10, Intel Arria 10 eta Intel Cyclone 10 GX gailuetan soilik onartzen da. Esleipen honek OCT IP bat sortzen du RTL aldatu gabe. Fitter-ek rzq pin izena bilatzen du sareko zerrendan. Pina ez bada existitzen, Fitter-ek pin izena sortzen du OCT IParekin eta dagozkion konexioekin batera. Horri esker, lehendik dagoen edo existitzen ez den OCT batek kalibratu beharreko pin talde bat sortzeko aukera ematen du eta Fitter-ek diseinuaren legezkotasuna bermatzen du. Example:
	set_instance_assignment -izena RZQ_GROUP -ra

Amaiera sarrerako eta irteerako bufferetan egon daiteke, eta batzuetan aldi berean. Pin-taldeak OCT bloke batekin lotzeko bi metodo daude:

• Erabili .qsf esleipena zein pin (bus) zein OCT blokerekin lotuta dagoen adierazteko. TERMINATION_CONTROL_BLOCK edo RZQ_GROUP esleipena erabil dezakezu. Lehenengo esleipenak pin bat RTLn instantziatutako OCT batekin lotzen du, eta bigarrenak, berriz, pin sortu berri den OCT batekin lotzen du, RTL aldatu gabe.
• Instantziatu I/O buffer primitiboak goiko mailan eta konektatu OCT bloke egokietara.

Oharra: VCCIO bera duten I/O banku guztiek OCT bloke bat parteka dezakete, nahiz eta I/O banku jakin horrek bere OCT blokea izan. Kalibratu amaiera onartzen duten edozein I/O pin konekta ditzakezu OCT bloke batera. Ziurtatu konfigurazio bateragarria duten I/Oak OCT bloke batera konektatzen dituzula. Halaber, OCT blokeak eta hari dagozkion I/Oek VCCIO eta serie edo paralelo amaierako balio berdinak dituztela ziurtatu behar duzu. Ezarpen hauekin, Fitter-ek I/O eta OCT blokea zutabe berean jartzen ditu. Intel Quartus Prime softwareak abisu-mezuak sortzen ditu blokeari konektaturik ez badago.

Arria V, Cyclone V eta Stratix V gailuetarako IP migrazio-fluxua

IP migrazio-fluxuak Arria V, Cyclone V eta Stratix V gailuen ALTOCT IPa Intel Stratix 10, Intel Arria 10 edo Intel Cyclone 10 GX gailuen OCT Intel FPGA IPra migratzeko aukera ematen du. IP migrazio-fluxuak OCT IPa ALTOCT IParen ezarpenekin bat etortzeko konfiguratzen du, IPa birsortzeko aukera emanez.

Oharra: IP honek IP migrazio-fluxua onartzen du OCT bakarreko kalibrazio moduan soilik. Bikoitza edo POD kalibrazio modua erabiltzen ari bazara, ez duzu IP-a migratu beharrik.

Zure ALTOCT IP OCT Intel FPGA IPra migratzen

Zure ALTOCT IP OCT IPra migratzeko, jarraitu urrats hauek

1. Ireki zure ALTOCT IP IP Katalogoan.
2. Une honetan hautatutako gailu familian, hautatu Stratix 10, Arria 10 edo Cyclone 10 GX.
3. Sakatu Amaitu OCT IP parametroen editorean irekitzeko. Parametro-editoreak OCT IP ezarpenak ALTOCT IP ezarpenen antzera konfiguratzen ditu.
4. Bien artean bateraezin den ezarpenik badago, hautatu onartzen diren ezarpen berriak.
5. Sakatu Amaitu IPa birsortzeko.
6. Ordeztu zure ALTOCT IP instantziazioa RTL-n OCT IParekin.

Oharra: Baliteke OCT IP ataken izenak ez bat etorri ALTOCT IP ataken izenekin. Beraz, instantziazioan IP izena aldatzea ez da nahikoa.

OCT Intel FPGA IP Erabiltzailearen Gida Artxiboak

IP core bertsio bat zerrendatzen ez bada, aurreko IP core bertsioaren erabiltzailearen gida aplikatuko da.

IP Core bertsioa	Erabiltzailearen Gida
17.1	Intel FPGA OCT IP Core Erabiltzailearen Gida

OCT Intel FPGA IP erabiltzailearen gida dokumentuaren berrikuspenaren historia

Dokumentuaren bertsioa	Intel Quartus Prime bertsioa	IP bertsioa	Aldaketak
2019.07.03	19.2	19.1	Intel Stratix 10 gailuetarako laguntza gehitu da. IP izen hauek eguneratu ditu: "Intel FPGA OCT"tik "OCT Intel FPGA IP"  "Intel FPGA GPIO"tik "GPIO Intel FPGA IP" S2pload seinalea eguneratu da: s2pload kendu da erabilgarri dauden erabiltzailearen seinaleetatik. s2pload seinalearen portaerari buruzko deskribapen eguneratuak.

 

Data	Bertsioa	Aldaketak
2017eko azaroa	2017.11.06	Intel Cyclone 10 GX gailuetarako laguntza gehitu da. Altera OCT IP nukleoa Intel FPGA OCT IP nukleoa bihurtu da. Qsys izena aldatu du Platform Designer-era. Testu eguneratua Intel birbranding gehitzeko.
2017ko maiatza	2017.05.08	Intel izenarekin birmarkatua.
2015ko abendua	2015.12.07	"Mega funtzioaren" instantziak "IP core"ra aldatu dira. Aldatu egin dira Quartus II to Quartus Prime. Edukien eta esteketan hainbat aldaketa estiloa eta argitasuna hobetzeko.
2014ko abuztua	2014.08.18	Erabiltzaile moduan OCT kalibrazioari buruzko informazioa gehitu da. IP core seinaleak eta parametroak eguneratu ditu: core_rzqin_export rzqin bihurtu da core_series_termination_control_export hona aldatu da ur_ _serie_amaieraren kontrola[15:0] core_parallel_termination_control_export oct_-ra aldatu da _paralelo_terminatzeko_kontrola[15:0]
2013eko azaroa	2013.11.29	Hasierako kaleratzea.

ID: 683708
Bertsioa: 2019.07.03

Dokumentuak / Baliabideak

intel OCT FPGA IP [pdfErabiltzailearen gida OCT FPGA IP, OCT, FPGA IP

Erreferentziak

• Erabiltzailearen eskuliburua