Intel 4G Turbo-V FPGA IP
4G Turbo-V Intel® FPGA IP-ri buruz
Aurrerapen-erroreen zuzenketa (FEC) kanal-kodeek normalean hari gabeko komunikazio sistemen energia-eraginkortasuna hobetzen dute. Turbo kodeak egokiak dira 3G eta 4G komunikazio mugikorretarako (adibidez, UMTS eta LTEn) eta satelite bidezko komunikazioetarako. Turbo kodeak erabil ditzakezu banda-zabalera edo latentzia mugatutako komunikazio esteketan informazio-transferentzia fidagarria behar duten beste aplikazio batzuetan, datuak usteltzen dituen zarata dagoenean. 4G Turbo-V Intel® FPGA IP-ak vRANerako beheranzko eta gorako lotura azeleragailu bat dauka eta Turbo Intel FPGA IP barne hartzen du. Downlink azeleragailuak erredundantzia gehitzen die datuei parekotasun-informazio moduan. Goranzko lotura azeleragailuak erredundantzia ustiatzen du kanaleko errore kopuru arrazoizko bat zuzentzeko.
Lotutako informazioa
- Turbo Intel FPGA IP Erabiltzailearen Gida
- 3GPP TS 36.212 15.2.1 bertsioa 15. bertsioa
4G Turbo-V Intel FPGA IP Ezaugarriak
Downlink azeleragailuak honako hauek ditu:
- Code block cyclic redundancy code (CRC) eranskina
- Turbo kodetzailea
- Turbo-tasa-erkidetzailea honekin:
- Azpiblokeen tartekatua
- Bit biltzailea
- Bit-hautatzailea
- Bit inaustea
Goranzko esteka azeleragailuak honako hauek ditu:
- Azpibloke desinterleader
- Turbo deskodetzailea CRC egiaztapenarekin
Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. *Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.
4G Turbo-V Intel FPGA IP gailuen familiako laguntza
Intel-ek gailuen laguntza-maila hauek eskaintzen ditu Intel FPGA IP-rako:
- Aldez aurretiko euskarria: IPa erabilgarri dago gailu familia honetarako simulatzeko eta konpilatzeko. FPGA programazioa file (.pof) laguntza ez dago eskuragarri Quartus Prime Pro Stratix 10 Edition Beta softwarerako eta, horregatik, ezin da bermatu IP denboraren itxiera. Denbora-ereduek diseinuaren ondorengo hasierako informazioan oinarritutako atzerapenen hasierako ingeniaritza estimazioak barne hartzen dituzte. Denboraldiaren ereduak alda daitezke, silizioaren probak benetako silizioaren eta denboraren ereduen arteko korrelazioa hobetzen baitu. IP nukleo hau sistemaren arkitektura eta baliabideen erabilera azterketetarako erabil dezakezu, simulazioa, pinout, sistemaren latentzia ebaluatzeko, oinarrizko denboraren ebaluazioak (pipeline aurrekontua) eta I/O transferentzia estrategia (datuen bideen zabalera, leherketaren sakonera, I/O estandarren arteko konpromezuak). ).
- Aurretiazko euskarria: Intel-ek IP nukleoa egiaztatzen du gailu familia honen aurretiazko denbora-ereduekin. IP nukleoak baldintza funtzional guztiak betetzen ditu, baina baliteke gailu familiarentzako denbora-analisia egiten ari dela. Produkzio diseinuetan erabil dezakezu kontu handiz.
- Azken laguntza—Intel-ek IP-a egiaztatzen du gailu familia honen azken denbora-ereduekin. IPak gailu-familiaren funtzionaltasun- eta denbora-baldintza guztiak betetzen ditu. Produkzio diseinuetan erabil dezakezu.
4G Turbo-V IP gailuen familiako laguntza
| Gailu Familia | Laguntza |
| Intel Agilex™ | Aurrera |
| Intel Arria® 10 | Finala |
| Intel Stratix® 10 | Aurrera |
| Beste gailu-familia batzuk | Euskarririk ez |
4G Turbo-V Intel FPGA IP-rako kaleratzeko informazioa
Intel FPGA IP bertsioak Intel Quartus® Prime Design Suite softwarearen bertsioekin bat datoz v19.1 arte. Intel Quartus Prime Design Suite softwarearen 19.2 bertsioan hasita, Intel FPGA IP-k bertsio-eskema berri bat du. Intel FPGA IP bertsioa (XYZ) zenbakia alda daiteke Intel Quartus Prime softwarearen bertsio bakoitzarekin. Aldaketa bat:
- X-k IParen berrikuspen garrantzitsu bat adierazten du. Intel Quartus Prime softwarea eguneratzen baduzu, IP-a birsortu behar duzu.
- Y-k IPak ezaugarri berriak dituela adierazten du. Sortu zure IPa eginbide berri hauek sartzeko.
- Z-k adierazten du IPak aldaketa txikiak dituela. Birsortu zure IP aldaketa hauek sartzeko.
4G Turbo-V IP askatzeko informazioa
| Elementua | Deskribapena |
| Bertsioa | 1.0.0 |
| Argitaratze data | 2020eko apirila |
4G Turbo-V errendimendua eta baliabideen erabilera
Intel-ek baliabideen erabilera eta errendimendua sortu zituen diseinuak Intel Quartus Prime v19.1 softwarearekin konpilatuz. Erabili gutxi gorabeherako emaitza hauek proiektu batek behar dituen FPGA baliabideen (adibidez, modulu logiko moldagarriak (ALM)) lehen estimaziorako. Helburuko maiztasuna 300 MHz da.
Downlink Accelerator Baliabideen Erabilera eta Gehienezko Maiztasuna Intel Arria 10 gailuetarako
| Modulua | fMAX (MHz) | ALMak | ALUTak | Erregistroak | Memoria (bit) | RAM blokeak (M20K) | DSP blokeak |
| Downlink azeleragailua | 325.63 | 9,373 | 13,485 | 14,095 | 297,472 | 68 | 8 |
| CRC eranskina | 325.63 | 39 | 68 | 114 | 0 | 0 | 0 |
| Turbo kodetzailea | 325.63 | 1,664 | 2,282 | 1154 | 16,384 | 16 | 0 |
| Tasatu parekatzea | 325.63 | 7,389 | 10,747 | 12,289 | 274,432 | 47 | 8 |
| Azpiblokeen tartekatua | 325.63 | 2,779 | 3,753 | 5,559 | 52,416 | 27 | 0 |
| Bit biltzailea | 325.63 | 825 | 1,393 | 2,611 | 118,464 | 13 | 4 |
| Bit hautatzailea eta inausketa | 325.63 | 3,784 | 5,601 | 4,119 | 103,552 | 7 | 4 |
Uplink Azeleragailuaren Baliabideen Erabilera eta Gehieneko Maiztasuna Intel Arria 10 gailuetarako
| Modulua | fMAX (MHz) | ALMak | Erregistroak | Memoria (bit) | RAM blokeak (M20K) | DSP blokeak |
| Goranzko lotura azeleragailua | 314.76 | 29480 | 30,280 | 868,608 | 71 | 0 |
| Azpibloke desinterleader | 314.76 | 253 | 830 | 402,304 | 27 | 0 |
| Turbo deskodetzailea | 314.76 | 29,044 | 29,242 | 466,304 | 44 | 0 |
4G Turbo-V Intel FPGA IP-rekin diseinatzea
4G Turbo-V IP direktorioaren egitura
IP instalatzailetik eskuz instalatu behar duzu.
Instalazio direktorioaren egitura
4G Turbo-V IP bat sortzea
Downlink edo goranzko esteka azeleragailua sor dezakezu. Goranzko esteka azeleragailurako, ordezkatu dl-rekin ul direktorioa edo file izenak.
- Ireki Intel Quartus Prime Pro softwarea.
- Hautatu File ➤ Proiektu berriaren morroia.
- Sakatu Hurrengoa.
- Sartu proiektuaren izena dl_fec_wrapper_top eta sartu proiektuaren kokapena.
- Hautatu Arria 10 gailua.
- Sakatu Amaitu.
- Ireki dl_fec_wrapper_top.qpf file eskuragarri proiektuaren direktorioan Proiektuaren morroia agertzen da.
- Plataforma-diseinatzailea fitxan:
- Sortu dl_fec_wrapper_top.ip file hardware tcl erabiliz file.
- Egin klik Sortu HDL diseinua sortzeko files.
- Sortu fitxan, egin klik Sortu proba-banku sistema.
- Egin klik Gehitu guztia sintesia gehitzeko files proiektuari. The files src\ip\dl_fec_wrapper_top\dl_fec_wrapper_10\synth-en daude.
- Ezarri dl_fec_wrapper_top.v file maila goreneko entitate gisa.
- Sakatu Hasi konpilazioa proiektu hau konpilatzeko.
4G Turbo-V IP bat simulatzea
Zeregin hau beheranzko lotura azeleragailu bat simulatzeko da. Goranzko lotura azeleragailu bat simulatzeko, ordezkatu dl-rekin ul direktorio bakoitzean edo file izena.
- Ireki ModelSim 10.6d FPGA Edition simulagailua.
- Aldatu direktorioa src\ip\dl_fec_wrapper_top_tb \dl_fec_wrapper_top_tb\sim\mentor honetara
- Aldatu QUARTUS_INSTALL_DIR zure Intel Quartus Prime direktorioan msim_setup.tcl file, \sim\mentor direktorioan dagoena
- Sartu do load_sim.tcl komandoa transkripzio leihoan. Komando honek liburutegia sortzen du files eta iturria biltzen eta simulatzen du filemsim_setup.tcl-en file. Proba bektoreak barruan daude filename_update.sv \sim direktorioan.
The fileizena eguneratzea File Egitura
- Dagokion proba-bektorea files sim\tutore\test_bektoreetan daude
- Log.txt-ek proba-pakete bakoitzaren emaitza dauka.
- Beheko lotura azeleragailurako, encoder_pass_file.txt-ek proba-paketeen eta kodetzaileen indize bakoitzaren gainditu txostena daukafile_error.txt-ek proba-paketeen indize bakoitzaren huts-txostena dauka.
- Goranzko esteka azeleragailurako, Error_file.txt-ek proba-paketeen indize bakoitzaren huts-txostena dauka.
4G Turbo-V Intel FPGA IP deskribapen funtzionala
4G Turbo-V Intel FPGA IP-ak beheranzko lotura azeleragailu bat eta gorako lotura azeleragailu bat ditu.
- 4G Turbo-V arkitektura 9. orrialdean
- 4G Turbo-V seinaleak eta interfazeak 11. orrialdean
- 4G Turbo-V denbora-diagramak 15. orrialdean
- 4G Turbo-V latentzia eta errendimendua 18. orrialdean
4G Turbo-V Arkitektura
4G Turbo-V Intel FPGA IP-ak beheranzko lotura azeleragailu bat eta gorako lotura azeleragailu bat ditu.
4G Downlink azeleragailua
4G Turbo downlink azeleragailuak CRC eranskin-bloke kode batek eta Turbo kodetzaile batek (Intel Turbo FPGA IP) eta tasa-konbinazio batek osatzen dute. Sarrerako datuak 8 biteko zabalera du eta irteerako datuak 24 biteko zabalera. Tarifaren parekatzeak hiru azpibloke tartekatuz, bit-hautatzaile batek eta bit-biltzaile batek osatzen dute.
4G downlink azeleragailuak CRC kode-blokearen eranskin bat ezartzen du 8 biteko CRC konputazio-algoritmo paraleloarekin. CRC eranskin-blokearen sarrera 8 biteko zabalera da. Modu arruntean, CRC blokearen sarrera-kopurua k-24 da, non k tamaina-indizearen araberako blokearen tamaina den. 24 biteko CRC sekuentzia gehigarria CRC eranskin-blokean sartzen den datu-kode-blokeari eransten zaio eta, ondoren, Turbo kodetzailera pasatzen da. CRC saihesbide moduan, sarrera-kopurua Turbo kodetzaile blokeari pasatako 8 biteko zabaleko k tamaina da.
Turbo kodetzaileak kode konbolutibo kateatu paralelo bat erabiltzen du. Kodegailu konboluzional batek informazio-sekuentzia bat kodetzen du eta beste kodegailu konboluzional batek informazio-sekuentziaren bertsio tartekatu bat kodetzen du. Turbo kodetzaileak 8 egoerako bi kodegailu konboluzional eta Turbo kode barneko tartekatzaile bat ditu. Turbo kodetzaileari buruzko informazio gehiago lortzeko, ikusi Turbo IP Core Erabiltzailearen Gidara. Tasa-parekatzeak garraio-blokeko bit-kopuruarekin bat egiten du IP-ak esleipen horretan transmititzen duen bit-kopuruarekin. Tasa-maderaren sarrera eta irteera 24 bitekoa da. IPak Turbo kodetutako garraio-kanaletarako tasa bat zehazten du kode bloke bakoitzeko. Tasa-maderak honako hauek ditu: azpiblokeen arteko tartekatua, bit-biltzailea eta bit-hautatzailea. Downlink azeleragailuak Turbo kodeketaren irteera-korronte bakoitzerako tartekaturiko azpiblokea ezartzen du. Korronteek mezu-bit-jarioa, 1. parekotasun-bit-jarioa eta 2. parekotasun-bit-jarioa barne hartzen dituzte. Tartekatuta dagoen azpiblokearen sarrera eta irteera 24 biteko zabalera da. Bit-biltzaileak azpiblokeen tartekatzailetik datozen korronteak konbinatzen ditu. Bloke honek gordetzen dituzten buffer-ak ditu:
- Azpiblokeko mezuak eta betegarriak gaitzeko bitak tartekatuta.
- Azpiblokeak parekidetasun-bitak eta dagozkien betegarri-bitak tartekatu zituen.
Bit Biltzailea
4G kanaleko igoera azeleragailua
4G Turbo uplink azeleragailuak azpibloke desinterleader batek eta turbo deskodetzaile batek (Intel Turbo FPGA IP) osatzen dute.
Deinterleaver hiru blokez osatuta dago, eta horietan lehenengo bi blokeak simetrikoak dira eta hirugarren blokea desberdina da.
Prest seinalearen latentzia 0 da.
Desinterleader
Azpiblokeen desinterleaderrako saihesbide modua aktibatzen baduzu, IPak datuak irakurtzen ditu ondoz ondoko kokapenetan memoria blokeetan datuak idazten dituen heinean. IPak datuak idazten dituen heinean irakurtzen ditu datuak tartekatu gabe. Azpibloke desinterleaver-en sarrerako datu kopurua K_π da saihesbide moduan eta irteerako datuen luzera k tamaina da (k cb_size_index balioan oinarritutako kode blokearen tamaina da). Azpibloke desinterleaderaren irteerako datuen latentzia K_π sarrerako blokearen tamainaren araberakoa da. IPak sarrerako datuen K_π kode blokearen tamaina idatzi ondoren soilik irakurtzen ditu datuak. Beraz, irteeraren latentziak idazketa-denbora ere barne hartzen du. Azpiblokeen interleader irteerako datuen latentzia K_π+17 da. Turbo deskodetzaileak transmititutako sekuentzia litekeena kalkulatzen du, s-an oinarritutaampjasotzen dituenak. Azalpen zehatza lortzeko, jo Turbo Core IP Erabiltzailearen Gidara. Erroreak zuzentzeko kodeak deskodetzea kode konbolutibo desberdinen probabilitateen konparazioa da. Turbo deskodetzaileak bi deskodetzaile bakarreko bi soft-in soft-out (SISO) ditu, iteratiboki lan egiten dutenak. Lehenengoaren irteera (goiko deskodetzailea) bigarrenari elikatzen da Turbo deskodetze-iterazio bat osatzeko. Interleaver eta desinterleaver blokeek datuak berrantolatu prozesu honetan.
Lotutako informazioa
Turbo IP Core Erabiltzailearen Gida
4G Turbo-V seinaleak eta interfazeak
Downlink azeleragailua
Downlink azeleragailuaren seinaleak
| Seinalearen izena | Norabidea | Bit zabalera | Deskribapena |
| clk | Sarrera | 1 | 300 MHz erlojuaren sarrera. Turbo-V IP interfazearen seinale guztiak sinkronoak dira erloju honekin. |
| berrezarri_n | Sarrera | 1 | IP osoaren barne logika berrezartzen du. |
| hondora_balioa | Sarrera | 1 | Sink_data-ko datuak baliozkoak direnean baieztatzen da. sink_valid baieztatzen ez denean, IP-ak prozesatzen du sink_valid berretsi arte. |
| hondora_datuak | Sarrera | 8 | Normalean transferitzen den informazio gehiena eramaten du. |
| hondora_sop | Sarrera | 1 | Sarrerako pakete baten hasiera adierazten du |
| hondora_eop | Sarrera | 1 | Sarrerako pakete baten amaiera adierazten du |
| hondora_prest | Irteera | 1 | IPak datuak noiz onar ditzakeen adierazten du |
| Sink_error | Sarrera | 2 | Bi biteko maskara uneko zikloan transferitutako datuei eragiten dieten erroreak adierazteko. |
| Crc_gaitu | Sarrera | 1 | CRC blokea gaitzen du |
| Cb_tamaina_indizea | Sarrera | 8 | Sarrera kodearen blokearen tamaina K |
| sink_rm_out_size | Sarrera | 20 | Rate matcher irteera blokearen tamaina, E-ri dagokiona. |
| sink_code_blocks | Sarrera | 15 | Buffer biguna uneko kode blokerako Ncb |
| sink_rv_idx | Sarrera | 2 | Erredundantzia bertsioaren indizea (0,1,2 edo 3) |
| sink_rm_bypass | Sarrera | 1 | Saihesbide modua gaitzen du tasa-ekarpenean |
| konketa_betetzeko_bits | Sarrera | 6 | IP-ak transmisorean txertatzen duen betegarri-bit kopurua IP-ak kode blokeen segmentazioa egiten duenean. |
| iturri_balioa | Irteera | 1 | IPak baieztatzen du irteerarako datu baliozkoak daudenean. |
| jarraitu… | |||
| Seinalearen izena | Norabidea | Bit zabalera | Deskribapena |
| iturri_datuak | Irteera | 24 | Transferitutako informazio gehiena eramaten du. Informazio hau baliagarria den lekuan eskuragarri dago. |
| source_sop | Irteera | 1 | Pakete baten hasiera adierazten du. |
| iturri_eop | Irteera | 1 | Pakete baten amaiera adierazten du. |
| iturri_prest | Sarrera | 1 | Datuak jasotzeak balio du prest seinalea adierazten den lekuan. |
| iturburu_errorea | Irteera | 2 | Errore-seinalea Turbo Encoder-etik hedatu da Avalon-ST protokoloaren urraketak iturburuan adierazten dituena
• 00: errorerik ez • 01: paketearen hasiera falta da • 10: paketearen amaiera falta da • 11: Ezusteko paketearen amaiera Beste errore mota batzuk ere 11 gisa markatu daitezke. |
| Source_blk_size | Irteera | 13 | Irteerako kodea blokearen tamaina K |
Goranzko lotura azeleragailuen interfazeak
Goranzko lotura azeleragailuaren seinaleak
| Seinalea | Norabidea | Bit zabalera | Deskribapena |
| clk | Sarrera | 1 | 300 MHz erlojuaren sarrera. Turbo-V IP interfazearen seinale guztiak sinkronoak dira erloju honekin. |
| berrezarri_n | Sarrera | 1 | Sarrerako erlojuaren seinalea berrezarri |
| hondora_balioa | Sarrera | 1 | Avalon streaming sarrera baliozkoa |
| hondora_datuak | Sarrera | 24 | Avalon streaming-en sarrerako datuak |
| hondora_sop | Sarrera | 1 | Avalon streaming sarrera paketearen hasiera |
| hondora_eop | Sarrera | 1 | Avalon streaming paketearen amaierako sarrera |
| jarraitu… | |||
| Seinalea | Norabidea | Bit zabalera | Deskribapena |
| hondora_prest | Sarrera | 1 | Avalon streaming sarrera prest |
| conf_valid | Sarrera | 1 | Sarrerako konfigurazio kanala baliozkoa |
| cb_tamaina_indizea | Sarrera | 8 | Blokearen tamainaren iterazio-indizea |
| gehienez_iterazioa | Sarrera | 5 | Gehienezko iterazioa |
| rm_bypass | Sarrera | 1 | Saihesbide modua gaitzen du |
| sel_CRC24A | Sarrera | 1 | Uneko datu-blokerako behar duzun CRC mota zehazten du:
• 0: CRC24A • 1: CRC24B |
| konf_prest | Sarrera | 1 | Sarrera konfigurazio kanala prest |
| iturri_balioa | Irteera | 1 | Avalon streaming irteera baliozkoa |
| iturri_datuak | Irteera | 16 | Avalon-en irteerako datuak |
| source_sop | Irteera | 1 | Avalon erreprodukzio-irteera paketearen hasiera |
| iturri_eop | Irteera | 1 | Avalon streaming-eko paketearen amaiera |
| iturburu_errorea | Irteera | 2 | Errore-seinalea Avalon igorpen-protokoloaren urraketak iturburuan adierazten dituena:
• 00: errorerik ez • 01: paketearen hasiera falta da • 10: paketearen amaiera falta da • 11: Ezusteko paketearen amaiera Beste errore mota batzuk ere 11 gisa markatu daitezke. |
| iturri_prest | Irteera | 1 | Avalon streaming irteera prest |
| CRC_mota | Irteera | 1 | Uneko datu-blokerako erabili den CRC mota adierazten du:
• 0: CRC24A • 1: CRC24B |
| source_blk_size | Irteera | 13 | Irteerako blokearen tamaina zehazten du |
| CRC_pass | Irteera | 1 | CRC arrakastatsua izan den adierazten du:
• 0: huts egin • 1: Pasa |
| iturburu_iter | Irteera | 5 | Turbo deskodetzaileak uneko datu-blokea prozesatzeari uzten dion iterazio erdien kopurua erakusten du. |
Avalon Streaming Interfazeak DSP Intel FPGA IP-n
Avalon streaming interfazeek protokolo estandar, malgu eta modularra definitzen dute iturburu-interfaze batetik konketa-interfaze batera datuak transferitzeko. Sarrerako interfazea Avalon erreproduzitzeko konketa bat da eta irteerako interfazea Avalon streaming iturria. Avalon streaming interfazeak paketeen transferentzia onartzen du hainbat kanaletan tartekatuta dauden paketeekin. Avalon streaming interfazearen seinaleek datu-korronte bakarra onartzen duten streaming interfaze tradizionalak deskriba ditzakete kanalak edo paketeen mugak ezagutu gabe. Horrelako interfazeek normalean datuak, prest dauden eta baliozko seinaleak dituzte. Avalon streaming interfazeek protokolo konplexuagoak ere onartzen dituzte leherketa eta paketeen transferentziarako, hainbat kanaletan tartekatuta dauden paketeekin. Avalon streaming interfazeak berez sinkronizatzen ditu kanal anitzeko diseinuak, eta horri esker, inplementazio eraginkorrak eta denbora-multiplexatuak lortzeko, kontrol-logika konplexua ezarri beharrik gabe. Avalon streaming interfazeek atzera-presioa onartzen dute, hau da, fluxua kontrolatzeko mekanismoa, non konketa batek iturri bati seinalea eman diezaion datuak bidaltzeari uzteko. Konketa horrek normalean atzera-presioa erabiltzen du datu-fluxua gelditzeko bere FIFO buffer-ak beteta daudenean edo irteeran pilaketak dituenean.
Lotutako informazioa
Avalon Interfazearen zehaztapenak
4G Turbo-V denbora-diagramak
Codeblock 40-rekin idazteko logikarako denbora-diagrama
IPa:
- 20 bit nuluak jartzen ditu 0tik 19ra zutabean eta datu-bitak 20. zutabetik idazten ditu.
- 44 bit guztiak memorian idazten ditu 6 erloju-ziklotan.
- Trellis amaierako bitak idazten ditu 28tik 31ra zutabean.
- Errenkada bakoitzeko helbidea idazteko gehikuntzak.
- Idazketa gaitzeko seinalea sortzen du aldi berean 8 RAM indibidualentzat.
IPak ez du betegarri bitrik idazten RAMan. Horren ordez, IP-ak iragazki-biten leku-hartzailea uzten du RAMan eta NULL bit-ak irteeran sartzen ditu irakurketa-prozesuan zehar. Lehenengo idazketa 20. zutabetik hasten da.
Irakurri logikarako denbora-diagrama Codeblock 40-rekin
Irakurketa bakoitzeko, 8 bit ikusten dituzu erloju-ziklo batean, baina bi bit baino ez dira balio. IPak bi bit hauek desplazamendu-erregistroan idazten ditu. IPak 8 bit osatzen dituenean irteerako interfazera bidaltzen ditu.
Codeblock 6144-rekin idazteko logikarako denbora-diagrama
Betegarri-bitak 0 zutabetik 27ra eta datu-bitak 28. zutabetik daude. IPa:
- 6,148 bit guztiak memorian idazten ditu 769 erloju-ziklotan.
- Trellis amaierako bitak idazten ditu 28tik 31ra zutabean.
- Errenkada bakoitzeko helbidea idazteko gehikuntzak.
- Aldi berean 8 RAM indibidualentzat sortutako idazketa gaitzeko seinalea sortzen du.
IPak ez du betegarri bitrik idazten RAMan. Horren ordez, IPak iragazki-bitentzako leku-hartzailea uzten du RAMan eta NULL bit-ak irteeran sartzen ditu irakurketa prozesuan zehar. Lehenengo idazketa 28. zutabetik hasten da.
Irakurri logikarako denbora-diagrama Codeblock 6144-rekin
Irakurketaren aldean, irakurketa bakoitzak 8 bit ematen ditu. 193. errenkada irakurtzean, IPak 8 bit irakurtzen ditu, baina bit bakarra da baliozkoa. IP-ak zortzi bit osatzen ditu desplazamendu-erregistroekin eta hurrengo zutabetik irakurriz bidaltzen ditu.
Sarrerako denbora-diagrama
Irteerako denbora-diagrama
4G Turbo-V latentzia eta errendimendua
Latentzia SOP lehen paketearen sarrerako SOP lehen paketearen irteeratik neurtzen da. Prozesatzeko denbora SOP lehen paketearen sarreraren artean neurtzen da azken paketearen EOP irteera arte.
Downlink azeleragailua
Transmisioa IP-ak sarrerako beheranzko azeleragailuan ponpatu dezakeen abiadura da, prest dagoenean.
Downlink azeleragailuaren latentzia, prozesatzeko denbora eta errendimendua
K 6,144 gehienez eta E 11,522 tamainarekin. Prozesatzeko denbora 13 kode blokeetarako neurtua. Erlojuaren abiadura 300 MHz da.
| K | E | Latentzia | Prozesatzeko denbora | Sarrerako errendimendua | ||
| (zikloak) | (gu) | (zikloak) | (gu) | (%) | ||
| 6,144 | 11,552 | 3,550 | 11.8 | 14,439 | 48.13 | 95 |
Latentzia eta prozesatzeko denboraren kalkulua
- Irudiak latentzia, prozesatzeko denbora eta errendimendua kalkulatzeko prozedura erakusten du.
K Tamaina versus Latentzia
K Tamaina versus Latentzia
- k=40tik 1408ra
Goranzko lotura azeleragailuaren latentzia eta prozesatzeko denbora
- Gehienezko iterazio-zenbakiarekin = 6. Erlojuaren abiadura 300 MHz da.
K E Latentzia Prozesatzeko denbora (zikloak) (gu) (zikloak) (gu) 86 40 316 1.05 318 1.06 34,560 720 2,106 7.02 2,150 7.16 34,560 1,408 3,802 12.67 3,889 12.96 34,560 1,824 4,822 16.07 4,935 16.45 28,788 2,816 7,226 24.08 7,401 24.67 23,742 3,520 8,946 29.82 9,165 30.55 34,560 4,032 10,194 33.98 10,445 34.81 26,794 4,608 11,594 38.64 11,881 39.60 6,480 5,504 13,786 45.95 14,129 47.09 12,248 6,144 15,338 51.12 15,721 52.40
Goranzko lotura azeleragailuaren latentzia eta prozesatzeko denbora
- Gehienezko iterazio-zenbakiarekin = 8
| K | E | Latentzia | Prozesatzeko denbora | ||
| (zikloak) | (gu) | (zikloak) | (gu) | ||
| 86 | 40 | 366 | 1.22 | 368 | 1.22 |
| 34,560 | 720 | 2,290 | 7.63 | 2,334 | 7.78 |
| 34,560 | 1,408 | 4,072 | 13.57 | 4,159 | 13.86 |
| 34,560 | 1,824 | 5,144 | 17.14 | 5,257 | 17.52 |
| 28,788 | 2,816 | 7,672 | 25.57 | 7,847 | 26.15 |
| jarraitu… | |||||
| 23,742 | 3,520 | 9,480 | 31.6 | 9,699 | 32.33 |
| 34,560 | 4,032 | 10,792 | 35.97 | 11,043 | 36.81 |
| 26,794 | 4,608 | 12,264 | 40.88 | 12,551 | 41.83 |
| 6,480 | 5,504 | 14,568 | 48.56 | 14,911 | 49.70 |
| 12,248 | 6,144 | 16,200 | 54 | 16,583 | 55.27 |
K Tamaina vs Latentzia
- max_iter=6rako
19. Irudia K Tamaina vs Prozesatzeko Denbora
- max_iter=6rako
K Tamaina vs Latentzia
- max_iter=8rako
K Tamaina vs Prozesatzeko Denbora
- max_iter=8rako
4G Turbo-V Intel FPGA IP erabiltzailearen gida dokumentuaren berrikuspenaren historia
| Data | IP bertsioa | Intel Quartus Prime software bertsioa | Aldaketak |
| 2020.11.18 | 1.0.0 | 20.1 | Mahaia kendu da 4G Turbo-V errendimendua eta baliabideen erabilera |
| 2020.06.02 | 1.0.0 | 20.1 | Hasierako kaleratzea. |
Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. *Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.
Dokumentuak / Baliabideak
 |
Intel 4G Turbo-V FPGA IP [pdfErabiltzailearen gida 4G Turbo-V FPGA IP, 4G Turbo-V, FPGA IP |
