intel logoaIntel® FPGA P-Tile Avalon ®
Streaming IP PCI Express-erako*
Diseinua Adibample Erabiltzailearen Gida
Intel®-rako eguneratua
Quartus® Prime Design Suite: 21.3
IP bertsioa: 6.0.0
Erabiltzailearen Gida

Edukiak ezkutatu
1 Diseinua Adibample Deskribapena
2 Hasierako gida azkarra
3 P-tile Avalon Streaming IP PCI Express Diseinurako
4 Intel P-Tile Avalon-erako dokumentuen berrikuspenaren historia
5 Dokumentuak / Baliabideak
5.1 Erreferentziak
6 Erlazionatutako mezuak

Diseinua Adibample Deskribapena

1.1. Programatutako Sarrera/Irteera (PIO) Diseinuaren deskribapen funtzionala Adibample

PIO diseinua adibidezample-ek memoria-transferentziak egiten ditu ostalari-prozesadoretik xede-gailu batera. Adib honetanample, ostalari-prozesadoreak dword bakarreko MemRd eta emWr eskatzen ditu
TLPak.
PIO diseinua adibidezample automatikoki sortzen du fileIntel Prime softwarean simulatzeko eta konpilatzeko beharrezkoa da. Diseinua adibidezample parametro sorta zabala hartzen du. Hala ere, ez ditu PCIe-rako P-Tile Hard IP-aren parametrizazio posible guztiak estaltzen.
Diseinu hau adibidezample-ek osagai hauek ditu:

  • Sortutako P-Tile Avalon Streaming Hard IP Endpoint aldaera (DUT) zehaztu dituzun parametroekin. Osagai honek PIO aplikaziora jasotako TLP datuak gidatzen ditu
  • PIO Aplikazioa (APPS) osagaia, PCI Express TLPen eta Avalon-MM sinpleen artean idazten eta irakurtzen duen onchip memorian behar den itzulpena egiten duena.
  • Txiparen memoria (MEM) osagaia. 1×16 diseinurako adibidezample, txiparen memoria 16 KB memoria bloke batez osatuta dago. 2×8 diseinurako adibidezample, txiparen memoria 16 KB-ko bi memoria blokez osatuta dago.
  • Berrezarri Release IP: IP honek kontrol-zirkuitua berrezarri mantentzen du gailua erabiltzaile moduan guztiz sartu arte. FPGAk INIT_DONE irteera baieztatzen du gailua erabiltzaile moduan dagoela adierazteko. Berrezarri askapen IPak barne INIT_DONE seinalearen alderantzizko bertsioa sortzen du zure diseinurako erabil dezakezun nINIT_DONE irteera sortzeko. NINIT_DONE seinalea altua da gailu osoa erabiltzaile moduan sartu arte. nINIT_DONE baieztatu ondoren (baxua), logika guztia erabiltzaile moduan dago eta normal funtzionatzen du. nINIT_DONE seinalea modu hauetako batean erabil dezakezu:
    • Kanpoko edo barneko berrezarri bat ateratzeko.
    • Transceptor eta I/O PLLetara berrezartzeko sarrera ateratzeko.
    • Diseinu-blokeen idazketa-gaitasuna atzitzeko, hala nola memoria-bloke txertatuak, egoera-makina eta desplazamendu-erregistroak.
    • Erregistroa berrezarri sarrera-atalak modu sinkronoan gidatzeko zure diseinuan.

Simulazio proba-bankuak PIO diseinua instantziatzen du, adibidezample eta Root Port BFM bat xede amaierako puntuarekin interfazea egiteko.
Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. *Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.
ISO 9001:2015 Erregistratua
1. irudia. Platform Designer PIO 1×16 Diseinuaren bloke-diagrama Adibample Simulation Testbench

intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 5

2. irudia. Platform Designer PIO 2×8 Diseinuaren bloke-diagrama Adibample Simulation Testbench

intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 6

Proba-programak txiparen memoriako kokapen bereko datuak idazten eta irakurtzen ditu. Irakurritako datuak esperotako emaitzarekin alderatzen ditu. Proba-txostenak, "Simulazioa gelditu egin da arrakastaz amaitu delako" akatsik gertatzen ez bada. P-Tile Avalon
Streaming diseinua adibidezampfitxategiak konfigurazio hauek onartzen ditu:

  • Gen4 x16 amaierako puntua
  • Gen3 x16 amaierako puntua
  • Gen4 x8x8 amaiera-puntua
  • Gen3 x8x8 amaiera-puntua

Oharra: PCIe x8x8 PIO diseinurako simulazio proba-bankua adibidezample-a PCIe x8 esteka bakarrerako konfiguratuta dago, nahiz eta benetako diseinuak bi PCIe x8 esteka ezartzen dituen.
Oharra: Diseinu hau adibidezampPCI Express-erako P-tile Avalon Streaming IP-ren Parametro Editoreko ezarpen lehenetsiak soilik onartzen ditu.
3. irudia. Platform Designer Sistemaren edukia P-Tile Avalon Streaming PCI Express 1×16 PIO Design Example
Platform Designer-ek diseinu hau sortzen du Gen4 x16 aldaeretarako.

intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 7

4. irudia. Platform Designer Sistemaren edukia P-Tile Avalon Streaming PCI Express 2×8 PIO Design Example
Platform Designer-ek diseinu hau sortzen du Gen4 x8x8 aldaeretarako.

intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 8

1.2. Erro bakarreko I/O Birtualizaziorako (SR-IOV) Diseinuaren deskribapen funtzionala Adibample
SR-IOV diseinua adibidezample-ek memoria-transferentziak egiten ditu ostalari-prozesadoretik xede-gailu batera. Gehienez bi PF eta 32 VF onartzen ditu PF bakoitzeko.
SR-IOV diseinua adibidezample automatikoki sortzen du fileIntel Quartus Prime softwarean simulatzeko eta konpilatzeko beharrezkoa da. Konpilatutako diseinua deskarga dezakezu
Intel Stratix® 10 DX garapen-kit bat edo Intel Agilex™ garapen-kit bat.
Diseinu hau adibidezample-ek osagai hauek ditu:

  • Sortutako P-Tile Avalon Streaming (Avalon-ST) IP Endpoint aldaera (DUT) zehaztu dituzun parametroekin. Osagai honek jasotako TLP datuak SR-IOV aplikaziora gidatzen ditu.
  • SR-IOV aplikazioa (APPS) osagaia, PCI Express TLPen eta Avalon-ST sinpleen artean idazten eta irakurtzen duen txiparen memorian behar den itzulpena egiten duena. SR-IOV APPS osagairako, memoria irakurritako TLP batek Osaketa bat sortuko du datuekin.
    • SR-IOV diseinu baterako adibidezampbi PF eta PF bakoitzeko 32 VFrekin, 66 memoria-kokapen daude diseinuak.ampsar daiteke. Bi PFek bi memoria-kokapen atzi ditzakete, eta 64 VF-ek (2 x 32) 64 memoria-kokapenetara atzi dezakete.
  • Berrezarri askapen IP bat.
    Simulazio proba-bankuak SR-IOV diseinua instantziatzen du, adibidezample eta Root Port BFM bat xede amaierako puntuarekin interfazea egiteko.

5. irudia. Plataforma-diseinatzailearen bloke-diagrama SR-IOV 1×16 diseinua Adibample Simulation Testbench

intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 1

6. irudia. Plataforma-diseinatzailearen bloke-diagrama SR-IOV 2×8 diseinua Adibample Simulation Testbench

intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 2

Proba programak 2 PF eta 32 VF PF bakoitzeko kokapen bereko datuak idazten eta irakurtzen ditu txiparen memorian. Irakurritako datuak espero direnekin alderatzen ditu
emaitza. Proba-txostenak, "Simulazioa gelditu egin da arrakastaz amaitu delako" akatsik gertatzen ez bada.
SR-IOV diseinua adibidezampfitxategiak konfigurazio hauek onartzen ditu:

  • Gen4 x16 amaierako puntua
  • Gen3 x16 amaierako puntua
  • Gen4 x8x8 amaiera-puntua
  • Gen3 x8x8 amaiera-puntua

7. irudia. Platform Designer Sistemaren edukia P-Tile Avalon-ST-rako SR-IOV-rekin PCI Express 1×16 Design Ex-rakoample

intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 3

8. irudia. Platform Designer Sistemaren edukia P-Tile Avalon-ST-rako SR-IOV-rekin PCI Express 2×8 Design Ex-rakoample

intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 4

Hasierako gida azkarra

Intel Quartus Prime softwarea erabiliz, programatutako I/O (PIO) diseinua sor dezakezu adibidezampIntel FPGA P-Tile Avalon-ST IP gogorra PCI Express* IP nukleorako. Sortutako diseinua adibidezampfitxategiak zehazten dituzun parametroak islatzen ditu. PIO example-ek datuak ostalari-prozesadore batetik xede-gailu batera transferitzen ditu. Banda zabalera baxuko aplikazioetarako egokia da. Diseinu hau adibidezample automatikoki sortzen du fileIntel Quartus Prime softwarean simulatzeko eta konpilatzeko beharrezkoa da. Konpilatutako diseinua zure FPGA Garapen taulara deskarga dezakezu. Hardware pertsonalizatura deskargatzeko, eguneratu Intel Quartus Prime ezarpenak File (.qsf) pin esleipen zuzenekin. 9. irudia. Diseinurako Garapen Urratsak Adibample

intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 9

Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. *Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.
ISO 9001:2015 Erregistratua
2.1. Direktorio Egitura
10. Irudia Sortutako Diseinurako Direktorio Egitura Adibample

intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 10

2.2. Diseinua sortzea Adibample
11. Irudia Prozedura

intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 11

  1. Intel Quartus Prime Pro Edition softwarean, sortu proiektu berri bat (File ➤ Proiektu berriaren morroia).
  2. Zehaztu Direktorioa, Izena eta Goi Mailako Entitatea.
  3. Proiektu motarako, onartu balio lehenetsia, Proiektu hutsa. Sakatu Hurrengoa.
  4. Gehitzeko Files sakatu Hurrengoa.
  5. Familia, gailu eta plaka ezarpenetarako Familia atalean, hautatu Intel Agilex edo Intel Stratix 10.
  6. Azken urratsean Intel Stratix 10 hautatu baduzu, hautatu Stratix 10 DX Gailu goitibeherako menuan.
  7. Hautatu helburuko gailua zure diseinurako.
  8. Sakatu Amaitu.
  9. IP Katalogoan kokatu eta gehitu Intel P-Tile Avalon-ST Hard IP PCI Express-erako.
  10. IP aldaera berria elkarrizketa-koadroan, zehaztu zure IP izen bat. Sakatu Sortu.
  11. Goi-mailako ezarpenak eta PCIe* ezarpenak fitxetan, zehaztu zure IP aldakuntzaren parametroak. SR-IOV diseinua erabiltzen ari bazara adibidezample, egin urrats hauek SR-IOV gaitzeko:
    a. PCIe* PCI Express / PCI Capabilities fitxan dagoen PCIe* Gailua fitxan, markatu Gaitu hainbat funtzio fisiko laukia.
    b. PCIe* Funtzio anitzeko eta SR-IOV Sistemaren ezarpenak fitxan, markatu Gaitu SR-IOV laguntza eta zehaztu PF eta VF kopurua. x8 konfigurazioetarako, markatu Gaitu hainbat funtzio fisiko eta Gaitu SR-IOV euskarria PCIe0 eta PCIe1 fitxetarako.
    c. PCIe* MSI-X fitxan PCIe* PCI Express / PCI Gaitasunak fitxan, gaitu MSI-X funtzioa behar den moduan.
    d. PCIe* Oinarrizko Helbideen Erregistroak fitxan, gaitu BAR0 PF eta VF-rako.
    e. Beste parametro-ezarpenak ez dira onartzen diseinu honetarako, adibidezample.
  12. Adibample Diseinuak fitxan, egin aukeraketa hauek:
    a. Adibample Diseinua Files, aktibatu Simulazioa eta Sintesi aukerak.
    Simulazio edo sintesi hauek behar ez badituzu files, dagozkion aukera(k) desaktibatuta uzteak nabarmen murrizten du example diseinua sortzeko denbora.
    b. Sortutako HDL formatuan, Verilog bakarrik dago eskuragarri uneko bertsioan.
    c. Target Development Kit-erako, hautatu Intel Stratix 10 DX P-Tile ES1 FPGA Development Kit, Intel Stratix 10 DX P-Tile Production FPGA Development Kit edo Intel Agilex F-Series P-Tile ES0 FPGA Development Kit.
    13. Hautatu Sortu Adiample Diseinu bat sortzeko adampsimulatu eta hardwarera deskargatu dezakezun le. P-Tile garapen-plaketako bat hautatzen baduzu, plaka horretako gailuak Intel Quartus Prime proiektuan aurretik hautatutako gailua gainidazten du gailuak desberdinak badira. Galderak zure ex-erako direktorioa zehazteko eskatzen dizuneanampdiseinua, direktorioa lehenetsia onar dezakezu, ./intel_pcie_ptile_ast_0_example_design, edo aukeratu beste direktorio bat.
    12. irudia. Example Diseinuak fitxa
    intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 12
  13. Sakatu Amaitu. Zure .ip gorde dezakezu file eskatzen zaionean, baina ez da beharrezkoa exa erabili ahal izatekoampdiseinua.
  14. Ireki example diseinu proiektua.
  15. Adibample diseinu proiektua .sof file adib osoarentzatample diseinua. Hau file hardwarearen egiaztapena egiteko taula batera deskargatzen duzuna da.
  16. Itxi zure ohiaample diseinu proiektua.
    Kontuan izan ezin duzula PCIe pin esleipenak aldatu Intel Quartus Prime proiektuan. Hala ere, PCB bideratzea errazteko, aurrera egin dezakezutagIP honek onartzen dituen errei-alderatze eta polaritate-inbertsio funtzioen e.

2.3. Diseinua simulatuz Adibample
Simulazio-konfigurazioak Root Port Bus Functional Model (BFM) bat erabiltzea dakar P-tile Avalon Streaming IP PCIe (DUT) egiteko, hurrengo honetan erakusten den moduan.
irudia.
13. irudia. PIO Diseinua Adibample Simulation Testbench

intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 13

Testbench-ari eta bertan dauden moduluei buruzko xehetasun gehiago lortzeko, ikusi Testbench atalera 15. orrialdean.
Hurrengo fluxu-diagramak diseinua simulatzeko urratsak erakusten ditu, adibidezample:
14. irudia. Prozedura

intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 14

  1.  Aldatu testbench simulazio direktoriora, / pcie_ed_tb/pcie_ed_tb/sim/ /simulatzailea.
  2. Exekutatu nahi duzun simulagailuaren simulazio-scripta. Ikusi beheko taula.
  3. Emaitzak aztertu.

Oharra: P-Tile-k ez du onartzen PIPE simulazio paraleloak.
1. taula. Simulazioa exekutatzeko urratsak

Simulagailua Laneko Direktorioa Argibideak
ModelSim* SE, Siemens* EDA QuestaSim*- Intel FPGA Edition <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/ 1. Deitu vsim (vsim idatziz, kontsolaren leiho bat agertzen da non hurrengo komandoak exekutatzeko).
2. egin msim_setup.tcl
Oharra: Bestela, 1. eta 2. urratsak egin beharrean, idatzi dezakezu: vsim -c -do msim_setup.tcl.
3. ld_debug
4. korrika -guztiak
5. Simulazio arrakastatsua honako mezu honekin amaitzen da: "Simulazioa gelditu da arrakastaz amaitu delako!"
VCS* <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs 1. Idatzi sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=””
jarraitu…
Simulagailua Laneko Direktorioa Argibideak
    Oharra: goiko komandoa lerro bakarreko komandoa da.
2. Simulazio arrakastatsua honako mezu honekin amaitzen da: "Simulazioa gelditu da arrakastaz amaitu delako!"
Oharra: simulazio bat modu interaktiboan exekutatzeko, erabili urrats hauek: (modu ez-interaktiboan simv exekutagarri bat sortu baduzu, ezabatu simv eta simv.diadir)
1. Ireki vcs_setup.sh file eta gehitu arazketa aukera bat VCS komandoari: vcs -debug_access+r
2. Konpilatu diseinua adibampfitxategia: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS="- xlrm\ uniq_prior_final" SKIP_SIM=1
3. Hasi simulazioa modu interaktiboan:
simv -gui &

Proba-banku honek Gen4 x16 aldaera bat simulatzen du.
Simulazioaren txostenak: "Simulazioa gelditu egin da arrakastaz amaitu delako" akatsik gertatzen ez bada.
2.3.1. Proba-bankua
Testbench-ek proba-kontrolatzaile-modulu bat erabiltzen du, altpcietb_bfm_rp_gen4_x16.sv, konfigurazioa eta memoria-transakzioak abiarazteko. Abiaraztean, proba-kontrolatzaile-moduluak Erro Portuaren eta Endpoint Configuration Space erregistroetako informazioa bistaratzen du, Parametroen Editorea erabiliz zehaztu dituzun parametroekin erlazionatzeko.
AdibampDiseinua eta testbench PCIe-rako P-Tile IPrako aukeratzen duzun konfigurazioan oinarrituta sortzen dira dinamikoki. Testbench-ek Intel Quartus Prime-ko Parametro Editorean zehazten dituzun parametroak erabiltzen ditu. Proba-banku honek x16 PCI Express esteka bat simulatzen du, serieko PCI Express interfazea erabiliz. Testbench diseinuak PCI Express esteka bat baino gehiago aldi berean simulatzeko aukera ematen du. Hurrengo irudiak maila altua erakusten du view PIO diseinuaren adibample.
15. irudia. PIO Diseinua Adibample Simulation Testbench

intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 15

Testbench-aren goiko mailak modulu nagusi hauek instantziatzen ditu:

  • altpcietb_bfm_rp_gen4x16.sv —Hau Root Port PCIe BFM da.
    //Direktorioko bidea
    /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
    pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim
  • pcie_ed_dut.ip: Zehazten dituzun parametroekin Endpoint diseinua da.
    //Direktorioko bidea
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_pio0.ip: Modulu hau PIO diseinurako transakzioen xede eta abiarazlea da, adibidezample.
    //Direktorioko bidea
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_sriov0.ip: Modulu hau SR-IOV diseinurako transakzioen xede eta abiarazlea da.ample.
    //Direktorioko bidea
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

16. irudia. SR-IOV Diseinua Adibample Simulation Testbench

intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 16

Horrez gain, proba-bankuak zeregin hauek betetzen dituzten errutinak ditu:

  • Amaierarako erreferentziako erlojua sortzen du behar den maiztasunean.
  • PCI Express berrezartzea ematen du abiaraztean.

Root Port BFM-ri buruzko xehetasun gehiago lortzeko, ikusi Intel FPGA P-Tile Avalon streaming IP PCI Express erabiltzailearen gidaliburuko TestBench kapitulua.
Lotutako informazioa
Intel FPGA P-Tile Avalon streaming IP PCI Express erabiltzailearen gida
2.3.1.1. Test Driver Modulua
Test gidariaren moduluak, intel_pcie_ptile_tbed_hwtcl.v, goi mailako BFM, altpcietb_bfm_top_rp.v instantziatzen du.
Goi-mailako BFM-ek zeregin hauek betetzen ditu:

  1. Gidaria eta monitorea instantziatzen ditu.
  2. Root Port BFM instantzia egiten du.
  3. Serial interfazearen instantzia egiten du.

Konfigurazio moduluak, altpcietb_g3bfm_configure.v, zeregin hauek egiten ditu:

  1. BARak konfiguratu eta esleitzen ditu.
  2. Erro-ataka eta amaiera-puntua konfiguratzen ditu.
  3. Konfigurazio-espazio, BAR, MSI, MSI-X eta AER ezarpen osoak bistaratzen ditu.

2.3.1.2. PIO Diseinua Adibample Testbench

Beheko irudiak PIO diseinua erakusten du adibidezample simulazio diseinuaren hierarkia. PIO diseinurako probak adibidezampfitxategiak apps_type_hwtcl parametroarekin ezarrita daude
3. Parametro-balio honen pean exekutatzen diren probak ebfm_cfg_rp_ep_rootport, find_mem_bar eta downstream_loop-en definitzen dira.
17. Irudia PIO Diseinua Adibample Simulazio diseinuaren hierarkia

intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 17

Testbench esteken prestakuntzarekin hasten da eta, ondoren, IParen konfigurazio espaziora sartzen da zenbaketa egiteko. downstream_loop izeneko zeregina (Root Port-en definitua
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) ondoren PCIe estekaren proba egiten du. Proba honek urrats hauek ditu:

  1. Igorri memoria idazteko komando bat endpoint-aren atzean dagoen txip-eko memorian datu-hitz bakarra idazteko.
  2. Igorri memoria irakurtzeko komando bat txiparen memoriatik datuak atzera irakurtzeko.
  3. Konparatu irakurritako datuak idazteko datuekin. Etortzen badira, probak Gainditzat hartzen du.
  4. Errepikatu 1, 2 eta 3 urratsak 10 iteraziotan.

Lehenengo memoria idazketa 219 gu inguruan gertatzen da. Ondoren, PCIe-rako P-tile Hard IP-ren Avalon-ST RX interfazean irakurritako memoria bat dator. Osatze TLP memoria irakurtzeko eskaera egin eta gutxira agertzen da Avalon-ST TX interfazean.
2.3.1.3. SR-IOV Diseinua Adibample Testbench
Beheko irudiak SR-IOV diseinua erakusten du, adibidezample simulazio diseinuaren hierarkia. SR-IOV diseinurako probak adibidezampsriov_test izeneko zereginak egiten dira,
altpcietb_bfm_cfbp.sv-en definituta dagoena.
18. irudia. SR-IOV Diseinua Adibample Simulazio diseinuaren hierarkia

intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 18

SR-IOV testbench-ek bi Funtzio Fisiko (PF) eta 32 Funtzio Birtual (VF) onartzen ditu PF bakoitzeko.
Testbench esteken prestakuntzarekin hasten da eta, ondoren, IParen konfigurazio espaziora sartzen da zenbaketa egiteko. Horren ondoren, urrats hauek egiten ditu:

  1. Bidali memoria idazteko eskaera PF bati eta, ondoren, memoria irakurtzeko eskaera bat, datu berdinak konparatzeko. Irakurritako datuak idazteko datuekin bat datoz, hala da
    Pase bat. Proba hau my_test izeneko zereginak egiten du (altpcietb_bfm_cfbp.v-n definitua). Proba hau bi aldiz errepikatzen da PF bakoitzeko.
  2. Bidali memoria idazteko eskaera VF batera eta ondoren memoria irakurtzeko eskaera bat, datu berdinak konparatzeko. Irakurritako datuak idazteko datuekin bat datoz, hala da
    Pase bat. Proba hau cfbp_target_test izeneko zereginak egiten du (altpcietb_bfm_cfbp.v-n definitua). Proba hau VF bakoitzeko errepikatzen da.

Lehenengo memoria idazketa 263 gu inguruan gertatzen da. Ondoren, PCIe-rako P-tile Hard IP-ren PF0-ren Avalon-ST RX interfazean irakurritako memoria bat dator. Osatze TLP memoria irakurtzeko eskaera egin eta gutxira agertzen da Avalon-ST TX interfazean.
2.4. Diseinua Adibample

  1. Nabigatu /intel_pcie_ptile_ast_0_example_design/ eta ireki pcie_ed.qpf.
  2. Bi garapen-kit hauetakoren bat hautatzen baduzu, VID-ekin erlazionatutako ezarpenak .qsf-en sartzen dira file sortutako diseinuaren adibample, eta ez dituzu eskuz gehitzeko beharrik. Kontuan izan ezarpen hauek plakaren espezifikoak direla.
    • Intel Stratix 10 DX P-Tile ES1 FPGA garapen-kit
    • Intel Stratix 10 DX P-Tile Production FPGA garapen-kit
    • Intel Agilex F-Series P-Tile ES0 FPGA garapen-kit
  3. Prozesatzeko menuan, hautatu Hasi konpilazioa.

2.5. Linux Kernel kontrolatzailea instalatzea

Diseinua probatu aurretik adibidezamphardwarean, Linux nukleoa instalatu behar duzu
gidaria. Gidari hau erabil dezakezu proba hauek egiteko:
• 100 idazketa eta irakurketa egiten dituen PCIe link-test bat
• Memoria espazioa DWORD
irakurtzen eta idazten du
• Konfigurazio espazioa DWORD irakurtzen eta idazten du
(1)
Gainera, kontrolatzailea erabil dezakezu parametro hauen balioa aldatzeko:
• Erabiltzen ari den BAR
• Hautatutako gailua (bus, gailu eta funtzio (BDF) zenbakiak zehaztuz).
gailua)
Bete urrats hauek nukleoaren kontrolatzailea instalatzeko:

  1. Nabigatu ./software/kernel/linux-era adibidezample design generation direktorioa.
  2. Aldatu instalatzeko, kargatzeko eta deskargatzeko baimenak files:
    $ chmod 777 instalatu karga deskargatu
  3. Instalatu kontrolatzailea:
    $ sudo ./install
  4. Egiaztatu gidariaren instalazioa:
    $ lsmod | grep intel_fpga_pcie_drv
    Espero den emaitza:
    intel_fpga_pcie_drv 17792 0
  5. Egiaztatu Linux-ek PCIe diseinua ezagutzen duela adibidezample:
    $ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
    Oharra: Saltzailearen IDa aldatu baduzu, ordezkatu Saltzaile ID berria Intel-en ordez
    Komando honetan saltzailearen IDa.
    Espero den emaitza:
    Nukleoaren kontrolatzailea erabiltzen ari da: intel_fpga_pcie_drv

2.6. Diseinua exekutatzeaample
Hona hemen P-Tile Avalon-ST PCIe diseinuan egin ditzakezun proba eragiketak adibidezamples:

  1. Erabiltzaile-gida honetan zehar, word, DWORD eta QWORD terminoek PCI Express Oinarrizko Zehaztapenean duten esanahi bera dute. Hitz batek 16 bitekoa da, DWORD batek 32 bitekoa eta QWORD batek 64 bitekoa.

2. taula. P-Tile Avalon-ST PCIe Design-ek onartzen dituen proba-eragiketak Adibamples

 Eragiketak  Beharrezko TABERNA P-Tile Avalon-ST PCIe Design Example
0: Lotura proba - 100 idazketa eta irakurketa 0 Bai
1: Idatzi memoria espazioa 0 Bai
2: Irakurri memoria espazioa 0 Bai
3: Idatzi konfigurazio espazioa N/A Bai
4: Irakurri konfigurazio espazioa N/A Bai
5: BARRA Aldatu N/A Bai
6: Aldatu gailua N/A Bai
7: Gaitu SR-IOV N/A Bai (*)
8: Egin lotura-proba bat uneko gailuari dagozkion funtzio birtual gaitu guztientzat  N/A  Bai (*)
9: Egin DMA N/A Ez
10: Irten programa N/A Bai

Oharra: (*) Proba-eragiketa hauek SR-IOV diseinua adibidez, soilik erabilgarri daudeample hautatzen da.
2.6.1. PIO Design Exekutatzenample

  1. Nabigatu ./software/user/example diseinuaren azpian adibample direktorioa.
  2. Konpilatu diseinua adibidezampaplikazioa:
    $ egin
  3. Exekutatu proba:
    $ sudo ./intel_fpga_pcie_link_test
    Intel FPGA IP PCIe estekaren proba eskuzko edo automatikoan exekutatu dezakezu. Aukeratu:
    • Modu automatikoan, aplikazioak automatikoki hautatzen du gailua. Probak BDF baxuena duen Intel PCIe gailua hautatzen du, hornitzailearen IDarekin bat eginez.
    Probak eskuragarri dagoen BAR txikiena ere hautatzen du.
    • Eskuzko moduan, probak autobusa, gailua eta funtzio zenbakia eta BAR galdetzen dizkizu.
    Intel Stratix 10 DX edo Intel Agilex Garapen Kitrako, zehaztu dezakezu
    BDF komando hau idatziz:
    $ lspci -d 1172:
    4. Hona hemen sample transkripzioak automatiko eta eskuzko moduetarako:
    Modu automatikoa:

intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 19intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 20

Eskuzko modua:

intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 21

Lotutako informazioa
PCIe Link Inspector baino gehiagoview
Erabili PCIe Link Inspector esteka fisikoa, datu-lotura eta transakzio-geruzetan kontrolatzeko.
2.6.2. SR-IOV Diseinua Exekutatzenample

Hona hemen SR-IOV diseinua probatzeko urratsak adibidezamphardwareari buruzko leioa:

  1. Exekutatu Intel FPGA IP PCIe link proba sudo exekutatuta./
    intel_fpga_pcie_link_test komandoa eta gero hautatu 1 aukera:
    Hautatu eskuz gailu bat.
  2. Sartu funtzio birtualak esleitutako funtzio fisikoaren BDF.
  3. Sartu "0" BARRA probaren menura joateko.
  4. Sartu 7 aukera uneko gailurako SR-IOV gaitzeko.
  5. Idatzi uneko gailurako gaitu beharreko funtzio birtualen kopurua.
    intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 22
  6. Sartu 8 aukera esteka-proba bat egiteko funtzio fisikorako esleitutako funtzio birtual gaitu bakoitzarentzat. Link test aplikazioak 100 memoria idatziko ditu datuen dword bakar batekin eta gero datuak irakurriko ditu egiaztatzeko. Aplikazioak esteka proban huts egin duen funtzio birtualen kopurua inprimatuko du probaren amaieran.
    intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 237. Terminal berri batean, exekutatu lspci –d 1172: | grep -c "Altera" komandoa PF eta VFen zenbaketa egiaztatzeko. Espero den emaitza funtzio fisikoen eta funtzio birtualen kopuruaren batura da.

intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - 24

P-tile Avalon Streaming IP PCI Express Diseinurako

Example Erabiltzailearen Gida Artxiboak

Intel Quartus Prime bertsioa Erabiltzailearen Gida
21.2 P-tile Avalon Streaming IP PCI Express Diseinurako Adibample Erabiltzailearen Gida
20.3 P-tile Avalon Streaming IP PCI Express Diseinurako Adibample Erabiltzailearen Gida
20.2 P-tile Avalon Streaming IP PCI Express Diseinurako Adibample Erabiltzailearen Gida
20.1 P-tile Avalon Streaming IP PCI Express Diseinurako Adibample Erabiltzailearen Gida
19.4 P-tile Avalon Streaming IP PCI Express Diseinurako Adibample Erabiltzailearen Gida
19.1.1 P-tile Avalon Streaming IP PCI Express Diseinurako Adibample Erabiltzailearen Gida

Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. *Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.
ISO
9001:2015
Erregistratua

Intel P-Tile Avalon-erako dokumentuen berrikuspenaren historia

IP gogorra Streaming PCIe Design Adibample Erabiltzailearen Gida

Dokumentuaren bertsioa Intel Quartus Prime bertsioa IP bertsioa Aldaketak
2021.10.04 21.3 6.0.0 SR-IOV diseinurako onartzen diren konfigurazioak aldatu dira, adibidezampGen3 x16 EP eta Gen4 x16 EP-tik Gen3 x8 EP eta Gen4 x8 EP-ra, Erro bakarreko I/O Birtualizaziorako (SR-IOV) Diseinuaren Deskribapen Funtzionalean.ample atala.
Intel Stratix 10 DX P-tile Production FPGA Garapen Kit-aren euskarria gehitu dio Diseinu Ex-ri sortzeariample atala.
2021.07.01 21.2 5.0.0 PIO eta SR-IOV diseinurako simulazio-uhinak kendu ziren, adibidezampDiseinua Simulatuz ataleko fitxategiak Adibample.
Komandoa eguneratu da BDF atalean bistaratzeko
PIO Design Exekutatzenample.
2020.10.05 20.3 3.1.0 Erregistroak atala kendu zen Avalon Streaming diseinuaz geroztikampez dute kontrol-erregistrorik.
2020.07.10 20.2 3.0.0 Diseinurako simulazio-uhinak, proba kasuen deskribapenak eta proba-emaitzen deskribapenak gehitu dira, adibidezamples.
ModelSim simulagailurako simulazio-argibideak gehitu dira Simulating the Design Ex-eraample atala.
2020.05.07 20.1 2.0.0 Dokumentuaren izenburua Intel FPGA P-Tile Avalon streaming IP-ra eguneratu da PCI Express Design Example Erabiltzaileen Gida izendatzeko jarraibide legal berriak betetzeko.
VCS modu interaktiboa simulatzeko komandoa eguneratu da.
2019.12.16 19.4 1.1.0 SR-IOV diseinua gehitu da, adibidezample deskribapena.
2019.11.13 19.3 1.0.0 Onartutako konfigurazioen zerrendara Gen4 x8 Endpoint eta Gen3 x8 Endpoint gehitu dira.
2019.05.03 19.1.1 1.0.0 Hasierako kaleratzea.

Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. *Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.
ISO
9001:2015
Erregistratua

intel logoaIKURRA Lineako bertsioa
intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample - ikonoa Bidali Iritzia
ID: 683038
UG-20234
Bertsioa: 2021.10.04

Dokumentuak / Baliabideak

intel FPGA P-Tile Avalon Streaming IP PCI Express Diseinurako Adibample [pdfErabiltzailearen gida
FPGA P-Tile, Avalon Streaming IP PCI Express Diseinurako Adibample, FPGA P-Tile Avalon Streaming IP PCI Express Design Example, FPGA P-Tile Avalon Streaming IP

Erreferentziak

Erlazionatutako mezuak

Utzi iruzkin bat

Zure helbide elektronikoa ez da argitaratuko. Beharrezko eremuak markatuta daude *