GPIO Intel® FPGA IP Erabiltzailearen Gida

---

Intel® Arria® 10 eta Intel® Cyclone® 10 GX gailuak

Intel® Quartus® Prime Design Suite-rako eguneratua: 21.2
IP bertsioa: 20.0.0

Lineako bertsioa                                                               ID: 683136
Bidali Iritzia             ug-altera_gpio            Bertsioa: 2021.07.15

---

GPIO Intel® FPGA IP nukleoak helburu orokorreko I/O (GPIO) ezaugarriak eta osagaiak onartzen ditu. GPIOak transceptor, memoria interfaze edo LVDS espezifikoak ez diren aplikazio orokorretan erabil ditzakezu.

GPIO IP nukleoa Intel Arria® 10 eta Intel Cyclone® 10 GX gailuetarako soilik dago eskuragarri. Stratix® V, Arria V edo Cyclone V gailuetatik diseinuak migratzen ari bazara, ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR edo ALTIOBUF IP nukleoak migratu behar dituzu.

Lotutako informazioa

• Arria V, Cyclone V eta Stratix V gailuetarako IP migrazio-fluxua 22. orrialdean
• Intel Stratix 10 I/O inplementatzeko gidak
  Intel Stratix 10 gailuetarako GPIOIP erabiltzailearen oinarrizko gidaliburua eskaintzen du.
• Intel FPGA IP nukleoen hastapena
  Intel FPGA IP nukleo guztiei buruzko informazio orokorra eskaintzen du, IP nukleoak parametrizatzea, sortzea, berritzea eta simulatzea barne.
• Bertsioarekiko independenteak diren IP eta Qsys simulazio-scriptak sortzea
  Sortu softwarearen edo IP bertsioaren eguneratzeen eskuzko eguneraketak behar ez dituzten simulazio-scriptak.
• Proiektuak Kudeatzeko Praktika Egokienak
  Zure proiektuaren eta IParen kudeaketa eraginkorra eta eramangarritasunerako jarraibideak files.
• GPIO Intel FPGA IP Erabiltzailearen Gidaren Artxiboak 24. orrialdean
  GPIO IP corearen aurreko bertsioetarako erabiltzailearen giden zerrenda eskaintzen du.
• Datu-tasa bikoitzeko I/O (ALTDDIO_IN, ALTDDIO_OUT eta ALTDDIO_BIDIR) IP nukleoen erabiltzailearen gida
• I/O Buffer (ALTIOBUF) IP Core Erabiltzailearen Gida

GPIO Intel FPGA IP-rako kaleratzeko informazioa

Intel FPGA IP bertsioak Intel Quartus® Prime Design Suite softwarearen bertsioekin bat datoz v19.1 arte. Intel Quartus Prime Design Suite softwarearen 19.2 bertsioan hasita, Intel FPGA IP-k bertsio-eskema berri bat du.

---

Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. *Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.

ISO 9001:2015 Erregistratua

Intel FPGA IP bertsioa (XYZ) zenbakia alda daiteke Intel Quartus Prime softwarearen bertsio bakoitzarekin. Aldaketa bat:

• X-k IParen berrikuspen garrantzitsu bat adierazten du. Intel Quartus Prime softwarea eguneratzen baduzu, IP-a birsortu behar duzu.
• Y-k IPak ezaugarri berriak dituela adierazten du. Sortu zure IPa eginbide berri hauek sartzeko.
• Z-k adierazten du IPak aldaketa txikiak dituela. Birsortu zure IP aldaketa hauek sartzeko.

1. taula. GPIO Intel FPGA IP Core Uneko bertsioaren informazioa

Elementua	Deskribapena
IP bertsioa	20.0.0
Intel Quartus Prime bertsioa	21.2
Argitaratze data	2021.06.23

GPIO Intel FPGA IP Ezaugarriak

GPIO IP nukleoak gailuaren I/O blokeak onartzeko eginbideak ditu. Intel Quartus Prime parametro editorea erabil dezakezu GPIO IP nukleoa konfiguratzeko.

GPIO IP nukleoak osagai hauek eskaintzen ditu:

• Datu-tasa bikoitzeko sarrera/irteera (DDIO): komunikazio-kanal baten datu-tasa bikoiztu edo erdira murrizten duen osagai digitala.
• Atzerapen-kateak: konfiguratu atzerapen-kateak atzerapen espezifikoa egiteko eta I/O denboraren itxieran laguntzeko.
• I/O buffer-ak: konektatu padak FPGAra.

GPIO Intel FPGA IP datuen bideak

1. Irudia Goi Mailako View Amaiera bakarreko GPIOa

2. taula. GPIO IP Core Datu-bideen moduak

Datuen bidea	Erregistratzeko modua
	Saihesbidea	Erregistro sinplea	DDR I/O
			Tarifa osoa	Erdi Tarifa
Sarrera	Datuak atzerapen-elementutik muinera doaz, datu-tasa bikoitzeko I/O (DDIO) guztiak saihestuz.	Tasa osoko DDIOak erregistro soil gisa funtzionatzen du, tasa erdiko DDIOak saihestuz. Instalatzaileak aukeratzen du erregistroa I/O-n ontziratu edo erregistroa nukleoan inplementatu, eremuaren eta denbora-konpromisoen arabera.	Tasa osoko DDIOak DDIO arrunt gisa funtzionatzen du, tasa erdiko DDIOak saihestuz.	Tarifa osoko DDIOak DDIO arrunt gisa funtzionatzen du. Tasa erdiko DDIOek tasa osoko datuak tasa erdiko datu bihurtzen dituzte.
Irteera	Datuak nukleotik atzerapen elementura doaz zuzenean, DDIO guztiak saihestuz.	Tasa osoko DDIOak erregistro soil gisa funtzionatzen du, tasa erdiko DDIOak saihestuz. Instalatzaileak aukeratzen du erregistroa I/O-n ontziratu edo erregistroa nukleoan inplementatu, eremuaren eta denbora-konpromisoen arabera.	Tasa osoko DDIOak DDIO arrunt gisa funtzionatzen du, tasa erdiko DDIOak saihestuz.	Tarifa osoko DDIOak DDIO arrunt gisa funtzionatzen du. Tasa erdiko DDIOek tasa osoko datuak tasa erdiko datu bihurtzen dituzte.
Bidirekzionala	Irteerako buffer-ak irteerako pin bat eta sarrerako buffer bat gidatzen ditu.	DDIO tasa osoak erregistro soil gisa funtzionatzen du. Irteerako buffer-ak irteerako pin bat eta sarrerako buffer bat gidatzen ditu.	Tarifa osoko DDIOak DDIO arrunt gisa funtzionatzen du. Irteerako buffer-ak irteerako pin bat eta sarrerako buffer bat gidatzen ditu. Sarrerako buffer-ak hiru flip-flop multzo bat gidatzen du.	Tarifa osoko DDIOak DDIO arrunt gisa funtzionatzen du. Tasa erdiko DDIOek tasa osoko datuak tasa erdira bihurtzen dituzte. Irteerako buffer-ak irteerako pin bat eta sarrerako buffer bat gidatzen ditu. Sarrerako buffer-ak hiru flip-flop multzo bat gidatzen du.

Seinale argi eta aurrez ezarritako asinkronoak erabiltzen badituzu, DDIO guztiek seinale hauek partekatzen dituzte.

Tasa erdiko eta tasa osoko DDIOak erloju bereizietara konektatzen dira. Tasa erdiko eta tasa osoko DDIOak erabiltzen dituzunean, tasa osoko erlojuak tasa erdiko maiztasunaren bikoitza izan behar du. Fase-erlazio desberdinak erabil ditzakezu denbora-baldintzak betetzeko.

Lotutako informazioa
Sarrera- eta irteera-busaren bit altuak eta baxuak 12. orrialdean

Sarrerako bidea

Pad-ak datuak sarrerako bufferera bidaltzen ditu eta sarrerako bufferak atzerapen-elementua elikatzen du. Datuak atzerapen-elementuaren irteerara joan ondoren, saihesbide-multiplexadore programagarriek erabili beharreko ezaugarriak eta bideak hautatzen dituzte. Sarrerako bide bakoitzak bi s ditu.tagDDIOen es, tasa osoa eta tasa erdikoa.

2. Irudia Sinplifikatua View Amaiera bakarreko GPIO Sarrera Bidea

1. Pad-ak datuak jasotzen ditu.
2. DDIO IN (1) ck_fr-ren goranzko eta beheranzko ertzei buruzko datuak harrapatzen ditu eta datuak, (A) eta (B) seinaleak bidaltzen ditu hurrengo uhin-formaren irudian, datu-abiadura bakarrean.
3. DDIO IN (2) eta DDIO IN (3) datu-tasa erdira murrizten dute.
4. dout[3:0] datuak tasa erdiko autobus gisa aurkezten ditu.

3. irudia. Sarrerako bidearen uhin forma DDIO moduan, Erdiko Bihurketarekin

Irudi honetan, datuak tasa osoko erlojutik datu-tasa bikoitzean tasa erdiko erloju batera doaz datu-tasa bakarrean. Datu-tasa lautan zatitzen da eta autobusaren tamaina proportzio berean handitzen da. GPIO IP nukleoaren bidezko errendimendu orokorrak ez du aldaketarik izaten.

Seinale desberdinen arteko benetako denbora-erlazioa alda daiteke tasa osoko eta erdiko erlojuetarako aukeratzen dituzun diseinu, atzerapen eta fase zehatzen arabera.

Oharra: GPIO IP nukleoak ez du onartzen bi norabideko pinen kalibrazio dinamikoa. Bi norabideko pinen kalibrazio dinamikoa behar duten aplikazioetarako, ikusi erlazionatutako informazioa.

Lotutako informazioa

• PHY Lite interfaze paraleloetarako Intel FPGA IP Core erabiltzailearen gida: Intel Stratix 10, Intel Arria 10 eta Intel Cyclone 10 GX gailuak
  Norabide biko pinetarako OCT dinamikoa behar duten aplikazioetarako informazio gehiago eskaintzen du.
• Irteera eta irteera gaitzeko bideak 7. orrialdean

Irteera eta irteera gaitzeko bideak

Irteera atzerapenaren elementuak datuak pad-era bidaltzen ditu irteerako bufferaren bidez.

Irteerako bide bakoitzak bi s ditutagDDIOen es, tasa erdikoak eta tasa osoa direnak.

4. Irudia Sinplifikatua View Amaiera bakarreko GPIO Irteerako Bidea

5. Irudia. Irteerako bidearen uhin forma DDIO moduan, Erdiko Bihurketarekin

6. Irudia Sinplifikatua View Irteera gaitzeko bidea

Irteera-bidearen eta irteera-gaitzeko (OE) bidearen arteko aldea da OE bideak ez duela tasa osoko DDIOrik. OE bide-erregistro paketatuen inplementazioak onartzeko, erregistro sinple batek tasa osoko DDIO gisa funtzionatzen du. Arrazoi beragatik, tasa erdiko DDIO bakarra dago.

OE bideak oinarrizko hiru modu hauetan funtzionatzen du:

• Bypass: nukleoak atzerapen-elementuari zuzenean bidaltzen dizkio datuak, DDIO guztiak saihestuz.
• Paketatutako Erregistroa: tasa erdiko DDIO saihesten du.
• SDR irteera tasa erdian: tasa erdiko DDIOek tasa osotik tasa erdira bihurtzen dituzte datuak.

Oharra: GPIO IP nukleoak ez du onartzen bi norabideko pinen kalibrazio dinamikoa. Bi norabideko pinen kalibrazio dinamikoa behar duten aplikazioetarako, ikusi erlazionatutako informazioa.

Lotutako informazioa

• PHY Lite interfaze paraleloetarako Intel FPGA IP Core erabiltzailearen gida: Intel Stratix 10, Intel Arria 10 eta Intel Cyclone 10 GX gailuak
  Norabide biko pinetarako OCT dinamikoa behar duten aplikazioetarako informazio gehiago eskaintzen du.
• Sarrerako bidea 5. orrialdean

GPIO Intel FPGA IP Interfaze Seinaleak

Zehazten dituzun parametroen ezarpenen arabera, interfaze-seinale desberdinak daude eskuragarri GPIO IP nukleorako.

7. Irudia. GPIO IP Core Interfazeak

8. Irudia GPIO Interfaze Seinaleak

3. taula. Pad Interfazearen seinaleak

Pad interfazea GPIO IP nukleotik paderako konexio fisikoa da. Interfaze hau sarrera, irteera edo bi norabideko interfazea izan daiteke, IP core konfigurazioaren arabera. Taula honetan, SIZE IP core parametroen editorean zehaztutako datu-zabalera da.

Seinalearen izena	Norabidea	Deskribapena
pad_in[SIZE-1:0]	Sarrera	Sarrerako seinalea padtik.
pad_in_b[SIZE-1:0]	Sarrera	Padetik datorren sarrerako seinale diferentzialaren nodo negatiboa. Ataka hau erabilgarri dago aktibatzen baduzu Erabili buffer diferentziala aukera.
pad_out[SIZE-1:0]	Irteera	Irteera seinalea pad-era.
pad_out_b[SIZE-1:0]	Irteera	Irteerako seinale diferentzialaren nodo negatiboa padarekiko. Ataka hau erabilgarri dago aktibatzen baduzu Erabili buffer diferentziala aukera.
pad_io[SIZE-1:0]	Bidirekzionala	Seinale bi norabideko konexioa padarekin.
pad_io_b[SIZE-1:0]	Bidirekzionala	Seinale bi norabideko konexio diferentzialaren nodo negatiboa padarekin. Ataka hau erabilgarri dago aktibatzen baduzu Erabili buffer diferentziala aukera.

4. taula. Datu-interfazearen seinaleak

Datu-interfazea sarrera- edo irteera-interfaze bat da GPIO IP nukleotik FPGA nukleora. Taula honetan, SIZE IP core parametroen editorean zehaztutako datu-zabalera da.

Seinalearen izena	Norabidea	Deskribapena
din[DATA_SIZE-1:0]	Sarrera	FPGA nukleotik datuak sarrera irteera edo bi norabide moduan. DATA_SIZE erregistro moduaren araberakoa da: Saihestu edo erregistro sinplea: DATA_SIZE = SIZE Erdi-tasa logikarik gabeko DDIO—DATA_SIZE = 2 × SIZE DDIO tasa erdiko logikarekin—DATA_SIZE = 4 × SIZE
zalantza[DATA_SIZE-1:0]	Irteera	Datuen irteera FPGA nukleora sarrerako edo bi norabideko moduan, DATA_SIZE erregistro moduaren araberakoa da: Saihestu edo erregistro sinplea: DATA_SIZE = SIZE Erdi-tasa logikarik gabeko DDIO—DATA_SIZE = 2 × SIZE DDIO tasa erdiko logikarekin—DATA_SIZE = 4 × SIZE
oe[OE_SIZE-1:0]	Sarrera	OE sarrera FPGA nukleotik irteera moduan Gaitu irteera gaitzeko ataka aktibatuta edo bi norabideko modua. OE aktiboa altua da. Datuak igortzean, ezarri seinale hau 1. Datuak jasotzean, ezarri seinale hau 0. OE_SIZE erregistro moduaren araberakoa da: Saihestu edo erregistro sinplea: DATA_SIZE = SIZE DDIO tasa erdiko logikarik gabe—DATA_SIZE = SIZE DDIO tasa erdiko logikarekin—DATA_SIZE = 2 × SIZE

5. taula. Erlojuaren interfazearen seinaleak

Erlojuaren interfazea sarrerako erlojuaren interfazea da. Seinale ezberdinez osatuta dago, konfigurazioaren arabera. GPIO IP nukleoak zero, bat, bi edo lau erloju sarrera izan ditzake. Erlojuaren atakak desberdin agertzen dira konfigurazio desberdinetan erlojuaren seinaleak betetzen duen funtzio erreala islatzeko.

Seinalearen izena	Norabidea	Deskribapena
ck	Sarrera	Sarrerako eta irteerako bideetan, erloju honek paketatutako erregistro bat edo DDIO elikatzen du itzaltzen baduzu Tasa Erdiko logika parametroa. Norabide biko moduan, erloju hau sarrera eta irteera bideetarako erloju bakarra da itzaltzen baduzu Sarrera/irteerako erlojuak bereizi parametroa.
ck_fr	Sarrera	Sarrera eta irteera bideetan, erloju hauek tasa osoko eta erdiko DDIOak elikatzen dituzte, pizten baduzu. Tasa Erdiko logika parametroa. Norabide biko moduan, sarrera eta irteera bideek erloju hauek erabiltzen dituzte itzaltzen baduzu Sarrera/irteerako erlojuak bereizi parametroa.
ck_hr
ck_in	Sarrera	Norabide biko moduan, erloju hauek paketatutako erregistro edo DDIO bat elikatzen dute sarrerako eta irteerako bideetan, bi ezarpen hauek zehazten badituzu: Itzali Tasa Erdiko logika parametroa. Piztu Sarrera/irteerako erlojuak bereizi parametroa.
ck_out
ck_fr_in	Sarrera	Norabide biko moduan, erloju hauek tasa osoko eta erdiko DDIOS bat elikatzen dute sarrerako eta irteerako bideetan, bi ezarpen hauek zehazten badituzu. Piztu Tasa Erdiko logika parametroa. Piztu Sarrera/irteerako erlojuak bereizi parametroa. Adibidezample, ck_fr_out tasa osoko DDIO elikatzen du irteerako bidean.
ck_fr_out
ck_hr_in
ck_hr_out
zubi	Sarrera	Erlojua gaitu.

6. Taula Amaierako Interfaze Seinaleak

Amaierako interfazeak GPIO IP nukleoa I/O bufferekin konektatzen du.

Seinalearen izena	Norabidea	Deskribapena
seriekonterminaketakontrola	Sarrera	Amaierako kontrol bloketik (OCT) bufferetara sarrera. Buffer seriearen inpedantzia-balioa ezartzen du.
paralelo-terminaziokontrola	Sarrera	Amaierako kontrol bloketik (OCT) bufferetara sarrera. Buffer-en inpedantzia paraleloaren balioa ezartzen du.

7. taula. Berrezarri Interfazearen seinaleak

Berrezarri interfazeak GPIO IP nukleoa DDIOekin konektatzen du.

Seinalearen izena	Norabidea	Deskribapena
sclr	Sarrera	Sarrera garbi sinkronikoa. Ez dago erabilgarri sset gaitzen baduzu.
aklr	Sarrera	Sarrera garbi asinkronoa. Aktiboa altua. Ez dago erabilgarri aset gaitzen baduzu.
aset	Sarrera	Multzo asinkronoaren sarrera. Aktiboa altua. Ez dago erabilgarri aclr gaitzen baduzu.
multzoa	Sarrera	Multzoko sarrera sinkronikoa. Ez dago erabilgarri sclr gaitzen baduzu.

Lotutako informazioa
Sarrera- eta irteera-busaren bit altuak eta baxuak 12. orrialdean

Seinale partekatuak

• Sarrera, irteera eta OE bideek seinale argi eta aurrez ezarritako berdinak partekatzen dituzte.
• Irteera eta OE bideak erloju-seinale berdinak partekatzen ditu.

Datu-bit-ordena Datu Interfazerako

9. irudia. Datuen bit-ordenaren konbentzioa

Irudi honek din, dout eta oe datu-seinaleen bit-ordenaren konbentzioa erakusten du.

• Datu-busaren tamainaren balioa SIZE bada, LSB eskuineko posizioan dago.
• Datu-busaren tamainaren balioa 2 × SIZE bada, busa SIZE -ko bi hitzez osatuta dago.
• Datu-busaren tamaina 4 × SIZE balio badu, busa SIZE lau hitzez osatuta dago.
• LSB hitz bakoitzaren eskuineko posizioan dago.
• Eskuineko hitzak irteera-busetarako irteten den lehen hitza eta sarrera-busetarako sartzen den lehen hitza zehazten du.

Lotutako informazioa
Sarrerako bidea 5. orrialdean

Sarrera eta Irteera Bus Bit altuak eta baxuak

Sarrerako edo irteerako seinaleetako bit altu eta baxuak din eta dout sarrera eta irteerako busetan sartzen dira.

Sarrera Busa

Din buserako, datain_h eta datain_l bit altua eta baxua badira, zabalera bakoitza datain_width izanik:

• datain_h = din[(2 × datain_width – 1):datain_width]
• datain_l = din[(datain_width – 1):0]

Adibidezample, din[7:0] = 8'b11001010:

• datain_h = 4'b1100
• datain_l = 4'b1010

Irteera Busa

Dout buserako, dataout_h eta dataout_l bit altua eta baxua badira, zabalera bakoitza dataout_width izanik:

• dataout_h = dout[(2 × dataout_width – 1):dataout_width]
• dataout_l = dout[(dataout_width – 1):0]

Adibidezample, dout[7:0] = 8'b11001010:

• dataout_h = 4'b1100
• dataout_l = 4'b1010

Datu-interfazearen seinaleak eta dagozkion erlojuak

8. taula. Datuen interfazearen seinaleak eta dagozkion erlojuak

Seinalearen izena	Parametroen konfigurazioa			Erlojua
	Erregistratzeko modua	Erdi Tarifa	Erloju bereiziak
din	Erregistro sinplea DDIO	Desaktibatuta	Desaktibatuta	ck
	DDIO	On	Desaktibatuta	ck_hr
	Erregistro sinplea DDIO	Desaktibatuta	On	ck_in
	DDIO	On	On	ck_hr_in
zalantza oe	Erregistro sinplea DDIO	Desaktibatuta	Desaktibatuta	ck
	DDIO	On	Desaktibatuta	ck_hr
	Erregistro sinplea DDIO	Desaktibatuta	On	ck_out
	DDIO	On	On	ck_hr_out
sclr multzoa Pad seinale guztiak	Erregistro sinplea DDIO	Desaktibatuta	Desaktibatuta	ck
	DDIO	On	Desaktibatuta	ck_fr
	Erregistro sinplea DDIO	Desaktibatuta	On	Sarrerako bidea: ck_in Irteerako bidea: ck_out
	DDIO	On	On	Sarrerako bidea: ck_fr_in Irteerako bidea: ck_fr_out

Baliabideen erabilera eta diseinuaren errendimendua egiaztatzea

Intel Quartus Prime konpilazio txostenak ikus ditzakezu zure diseinuaren baliabideen erabilerari eta errendimenduari buruzko xehetasunak lortzeko.

1. Menuan, egin klik Prozesatzea ➤ Hasi konpilazioa konpilazio osoa exekutatzeko.
2. Diseinua osatu ondoren, egin klik Tramitazioa ➤ Bilketa-txostena.
3. erabiliz Aurkibidea, nabigatu Muntatzailea ➤ Baliabideen Atala.
   a. To view baliabideen erabilerari buruzko informazioa, hautatu Baliabideen erabileraren laburpena.
   b. To view baliabideen erabilerari buruzko informazioa, hautatu Baliabideen Erabilera Erakundearen arabera.

GPIO Intel FPGA IP parametroen ezarpenak

GPIO IP nukleoaren parametroen ezarpenak ezar ditzakezu Intel Quartus Prime softwarean. Hiru aukera talde daude: Orokorra, Buffer, eta Erregistroak.

9. taula. GPIO IP Core parametroak – Orokorra

Parametroa	Baldintza	Baimendutako balioak	Deskribapena
Datuen Zuzendaritza	—	Sarrera Irteera  Bidir	GPIOrako datuen norabidea zehazten du.
Datuen zabalera	—	1tik 128ra	Datuen zabalera zehazten du.
Erabili lehengo mailako ataka-izenak	—	On Desaktibatuta	Erabili Stratix V, Arria V eta Cyclone V gailuetako ataka-izen berdinak. Adibidezample, dout dataout_h eta dataout_l bihurtzen da, eta din datain_h eta datain_l. Oharra: ataka hauen portaera Stratix V, Arria V eta Cyclone V gailuetan baino desberdina da. Migrazioaren jarraibideetarako, ikusi erlazionatutako informazioa.

10. Taula. GPIO IP Core Parametroak – Buffer

Parametroa	Baldintza	Baimendutako balioak	Deskribapena
Erabili buffer diferentziala	—	On  Desaktibatuta	Aktibatuta badago, I/O buffer diferentzialak gaitu.
Erabili buffer sasi diferentziala	Datuen norabidea = Irteera Erabili buffer diferentziala = Aktibatuta	On  Desaktibatuta	Irteera moduan aktibatuta badago, irteera-buffer sasi diferentzialak gaitu. Aukera hau automatikoki aktibatuta dago bi norabideko moduan aktibatzen baduzu Erabili buffer diferentziala.
Erabili autobusa eusteko zirkuituak	Datuen norabidea = Sarrera edo Bidir Erabili buffer diferentziala = Desaktibatuta	On  Desaktibatuta	Aktibatzen bada, busaren euste-zirkuituak ahulki eusten dio seinalea I/O pin baten azken egoeran, non irteerako buffer egoera 1 edo 0 izango den baina ez inpedantzia handikoa izango den.
Erabili drainatze irteera irekia	Datuen norabidea = Irteera edo Bidir Erabili buffer diferentziala = Desaktibatuta	On  Desaktibatuta	Aktibatuta badago, drainatze irekiaren irteerak gailuak sistema-mailako kontrol-seinaleak eskain ditzake, hala nola eten eta idazteko gaitzeko seinaleak, zure sistemako hainbat gailuk baiezta ditzaketenak.
Gaitu irteera gaitzeko ataka	Datuen norabidea = Irteera	On  Desaktibatuta	Aktibatuta badago, erabiltzaileak OE atakarako sarrera gaitu. Aukera hau automatikoki aktibatuta dago norabide biko moduan.
Gaitu serie-terminazio/paralelo-terminazio atakak	—	On  Desaktibatuta	Aktibatuta badago, irteerako buffer-en serie-terminazioaren eta paralelo-terminazioaren kontrol-atalak gaitu.

11. Taula. GPIO IP Core parametroak – Erregistroak

Parametroa	Baldintza	Baimendutako balioak	Deskribapena
Erregistratzeko modua	—	Bat ere ez  Erregistro sinplea  DDIO	GPIO IP nukleorako erregistratzeko modua zehazten du: Bat ere ez— Bufferretik/era hari-konexio sinple bat zehazten du. Erregistro sinplea— DDIO erregistro soil gisa erabiltzen dela zehazten du datu-tasa bakarreko moduan (SDR). Instalatzaileak erregistro hau I/O-n bildu dezake. DDIO— IP nukleoak DDIO erabiltzen duela zehazten du.
Gaitu garbi / aurrez ezarritako ataka sinkronoa	Erregistratzeko modua = DDIO	Bat ere ez  Garbi  Aurrez ezarritakoa	Berrezartzeko ataka sinkronoa nola inplementatu zehazten du. Bat ere ez— Berrezartzeko ataka sinkronoa desgaitzen du. Garbi—SCLR ataka gaitzen du garbiketa sinkronoetarako. Aurrez ezarritakoa—SSET ataka gaitzen du aurrezarpen sinkronoetarako.
Gaitu asinkrono garbia / aurrez ezarritako ataka	Erregistratzeko modua = DDIO	Bat ere ez  Garbi  Aurrez ezarritakoa	Berrezartzeko ataka asinkronoa nola inplementatu zehazten du. Bat ere ez— Berrezartzeko ataka asinkronoa desgaitzen du. Garbi—ACLR ataka gaitzen du garbiketa asinkronoetarako. Aurrez ezarritakoa—ASET ataka gaitzen du aurrezarpen asinkronoetarako. ACLR eta ASET seinaleak aktibo daude altua.
Gaitu erlojua gaitzeko atakak	Erregistratzeko modua = DDIO	On  Desaktibatuta	On—erlojua gaitzeko (CKE) ataka erakusten du, datuak noiz sartzen edo irteten diren kontrolatzeko. Seinale honek datuak zure kontrolik gabe igarotzea eragozten du. Desaktibatuta—erlojua gaitzeko ataka ez dago agerian eta datuak beti automatikoki pasatzen dira erregistrotik.
Tasa Erdiko logika	Erregistratzeko modua = DDIO	On  Desaktibatuta	Aktibatuta badago, tasa erdiko DDIO gaitu.
Sarrera/irteera bereizi erlojuak	Datuen norabidea = Bidir  Erregistro modua = Erregistro sinplea edo DDIO	On  Desaktibatuta	Aktibatuta badago, erloju bereiziak gaitu (CK_IN eta CK_OUT) sarrera eta irteera bideetarako noranzko biko moduan.

Lotutako informazioa

• Sarrera- eta irteera-busaren bit altuak eta baxuak 12. orrialdean
• Jarraibidea: Trukatu datain_h eta datain_l Portuak Migratutako IPan 23. orrialdean

Erregistratu paketea

GPIO IP nukleoak erregistroa periferian biltzeko aukera ematen du, eremua eta baliabideen erabilera aurrezteko.

Tasa osoko DDIO sarrerako eta irteerako bideetan konfigura dezakezu txankleta gisa. Horretarako, gehitu taula honetan zerrendatutako .qsf esleipenak.

12. Taula. Erregistratu Packing QSF esleipenak

Bidea	QSF esleipena
Sarrera-erregistroaren paketatzea	QSF esleipena multzo_instantzia_esleipena -izena FAST_INPUT_REGISTER ON -to
Irteera-erregistroaren paketatzea	set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to
Irteera gaitzeko erregistro-paketatzea	set_instance_assignment -izena FAST_OUTPUT_ENABLE_REGISTER ON -to

Oharra: esleipen hauek ez dute erregistro-paketatzea bermatzen. Dena den, esleipen horiei esker, Muntatzaileak leku legal bat aurki dezake. Bestela, Fitter-ek txankleta muinean mantentzen du.

GPIO Intel FPGA IP Denboraldia

GPIO IP nukleoaren errendimendua I/O murrizketen eta erloju-faseen araberakoa da. Zure GPIO konfigurazioaren denbora balioztatzeko, Intelek denbora-zerbitzuaren analizatzailea erabiltzea gomendatzen du.

Lotutako informazioa
Intel Quartus Prime Timing Analyzer

Denboraren osagaiak

GPIO IP oinarrizko denboraren osagaiak hiru bide ditu.

• I/O interfazearen bideak: FPGAtik kanpoko gailu hartzaileetara eta kanpoko transmisiorako gailuetatik FPGAra.
• Datuen eta erlojuaren oinarrizko interfazearen bideak: I/O-tik nukleora eta nukleotik I/O-ra.
• Transferitzeko bideak: tasa erditik tasa osoko DDIOra, eta tasa osotik tasa erdiko DDIOra.

Oharra: Denbora-aztertzaileak DDIO_IN eta DDIO_OUT blokeen barruko bidea kutxa beltz gisa hartzen du.

10. irudia. Sarrerako bide-denborazioaren osagaiak

11. Irudia Irteerako Bidearen Denboraren Osagaiak

12. Irudia. Irteera Gaitu Bidearen Denboraren Osagaiak

Atzerapen-elementuak

Intel Quartus Prime softwareak ez ditu automatikoki atzerapen elementuak ezartzen I/O denboraren analisian slack maximizatzeko. Denbora ixteko edo slack maximizatzeko, ezarri atzerapen elementuak eskuz Intel Quartus Prime ezarpenetan file (.qsf).

13. taula. Atzerapen-elementuak .qsf esleipenak

Zehaztu esleipen hauek .qsf-n atzerapen-elementuetara sartzeko.

Atzerapen elementua	.qsf Esleipena
Sarrera Atzerapen-elementua	ezarri_instantzia_esleipena -izena INPUT_DELAY_CHAIN ​​<0..63>
Irteera atzerapen elementua	ezarri_instantzia_esleipena -izena OUTPUT_DELAY_CHAIN ​​<0..15>
Irteera gaitzeko atzerapen-elementua	ezarri_instantzia_esleipena -izena OE_DELAY_CHAIN ​​<0..15>

Denboraren analisia

Intel Quartus Prime softwareak ez ditu automatikoki sortzen SDC denbora-mugarik GPIO IP nukleorako. Denbora-mugak eskuz sartu behar dituzu.

Jarraitu denbora-jarraibideak eta adibampdenbora-aztertzaileak I/O tenporizazioa behar bezala aztertzen duela ziurtatzeko.

• I/O interfazearen bideen denbora-analisi egokia egiteko, zehaztu datu-pinen sistema-mailako mugak sistemaren erloju-pinaren aurka .sdc-n. file.
• Oinarrizko interfazearen bideen denbora-analisi egokia egiteko, definitu erloju-ezarpen hauek .sdc-en file:
  — Erlojua oinarrizko erregistroetaraino
  — Erlojua I/O erregistroetara erregistro sinplerako eta DDIO moduetarako

Lotutako informazioa
AN 433: Iturburu-interfaze sinkronoak mugatzea eta aztertzea
Iturburu-interfaze sinkronoak mugatzeko eta aztertzeko teknikak deskribatzen ditu.

Datu-tasa bakarreko sarrera-erregistroa

13. Irudia Datu-tasa bakarreko sarrera-erregistroa

14. taula. Datu-tasa bakarreko sarrera-erregistroa .sdc komandoa Adibamples

Agindua	Agindu Example	Deskribapena
sortu_erlojua	sortu_erlojua -izena sdr_in_clk -period "100 MHz" sdr_in_clk	Sarrerako erlojuaren ezarpena sortzen du.
ezarri_sarrera_atzerapena	set_input_delay -clock sdr_in_clk 0.15 sdr_in_data	Denbora-aztertzaileari sarrerako I/O-ren denbora 0.15 ns sarrerako atzerapenarekin aztertzeko agintzen dio.

DDIO tasa osoa edo erdiko sarrera-erregistroa

DDIO tasa osoko eta erdiko sarrerako erregistroen sarrerako aldea berdinak dira. Sistema behar bezala mugatu dezakezu erloju birtual bat erabiliz txipz kanpoko transmisorea FPGAra modelatzeko.

14. irudia. DDIO tasa osoa edo erdiko sarrera-erregistroa

15. taula. DDIO tasa osoa edo erdiko sarrera-erregistroa .sdc Komando Examples

Agindua	Agindu Example	Deskribapena
sortu_erlojua	sortu_erlojua -izena erloju_birtuala - "200 MHz" aldia sortu_erlojua -izena ddio_in_clk -aldia "200 MHz" ddio_in_clk	Sortu erlojuaren ezarpena erloju birtualarentzat eta DDIO erlojuarentzat.
ezarri_sarrera_atzerapena	set_input_delay -clock erloju_birtuala 0.25 ddio_in_data ezarri_sarrera_atzerapena -gehitu_atzerapena -clock_fall -clock erloju_birtuala 0.25 ddio_in_data	Agindu denbora-aztertzaileari transferentziaren erlojuaren ertz positiboa eta erloju negatiboa aztertzeko. Kontuan izan -add_delay bigarren set_input_delay komandoan.
ezarri_false_bidea	ezarri_false_bidea -fall_from erloju_birtuala -rise_to ddio_in_clk ezarri_false_bidea -rise_from Virtual_clock -fall_to ddio_in_clk	Esan ezazu denbora-aztertzaileari erlojuaren ertz positiboari ertz negatiboa abiarazitako erregistroari eta erlojuaren ertz negatiboa abiarazitako erregistroari jaramonik egiteko. Oharra: ck_hr maiztasunak ck_fr maiztasunaren erdia izan behar du. I/O PLLak erlojuak gidatzen baditu, derive_pll_clocks .sdc komandoa erabiltzea kontuan hartu dezakezu.

Datu-tasa bakarreko irteera-erregistroa

15. Irudia Datu-tasa bakarreko irteera-erregistroa

16. taula. Datu-tasa bakarreko irteera-erregistroa .sdc komandoa Adibamples

Agindua	Agindu Example	Deskribapena
sortu_erlojua eta sortu_sortutako_erlojua	sortu_erlojua -izena sdr_out_clk -aldia "100 MHz" sdr_out_clk sortu_sortutako_erlojua -iturria sdr_out_clk -izena sdr_out_outclk sdr_out_outclk	Sortu iturburuko erlojua eta irteerako erlojua transmititzeko.
ezarri_irteera_atzerapena	set_output_delay -clock sdr_out_clk 0.45 sdr_out_data	Denbora-aztertzaileari agintzen dio transmititzeko irteerako datuak transmititzeko irteerako erlojuaren aurka aztertzeko.

Tasa osoa edo erdiko tasa DDIO irteera-erregistroa

DDIO tasa osoko eta erdiko irteerako erregistroen irteerako aldea berdinak dira.

17. taula. DDIO Irteera Erregistroa .sdc Komandoa Adibamples

Agindua	Agindu Example	Deskribapena
sortu_erlojua eta sortu_sortutako_erlojua	sortu_erlojua -izena ddio_out_fr_clk -aldia "200 MHz" ddio_out_fr_clk sortu_sortutako_erlojua -iturria ddio_out_fr_clk -izena ddio_out_fr_outclk ddio_out_fr_outclk	Sortu erlojuak DDIOra eta transmititzeko erlojua.
ezarri_irteera_atzerapena	ezarri_irteera_atzerapena -erlojua ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -gehitu_atzerapena -erlojua_jaitsiera -erlojua ddio_out_fr_outclk 0.55 ddio_out_fr_data	Agindu denbora-aztertzaileari datu positiboak eta negatiboak irteerako erlojuaren aldean aztertzeko.
ezarri_false_bidea	ezarri_false_bidea -rise_from ddio_out_fr_clk -fall_to ddio_out_fr_outclk ezarri_false_bidea -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk	Esan ezazu denbora-aztertzaileari iturburuko erlojuaren goranzko ertzari irteerako erlojuaren jaitsieraren aurka eta iturburuko erlojuaren jaitsierari irteerako erlojuaren goranzko ertzaren aurrean.

Denboraldiaren ixteko jarraibideak

GPIO sarrera-erregistroetarako, litekeena da sarrerako I/O transferentziak huts egitea eusteko denboran, sarrerako atzerapen-katea ezartzen ez baduzu. Huts hau erlojuaren atzerapena datuen atzerapena baino handiagoa izateak eragiten du.

Atxikipen-denbora betetzeko, gehitu atzerapena sarrerako datu-bideari sarrerako atzerapen-katea erabiliz. Oro har, sarrerako atzerapen-katea 60 ps ingurukoa da urrats bakoitzeko 1 abiadura-mailan. Denbora pasatzeko sarrerako atzerapen-katearen gutxi gorabeherako ezarpena lortzeko, zatitu eusteko negatiboa 60 ps-tan.

Hala ere, I/O PLLak GPIO sarrera-erregistroen erlojuak gidatzen baditu (erregistro sinplea edo DDIO modua), konpentsazio modua iturburu-modu sinkronoan ezar dezakezu. Egokitzailea I/O PLLa konfiguratzen saiatuko da hobeto konfiguratzeko eta sarrerako I/O denboraren analisirako motela mantenduko du.

GPIO irteera eta irteera gaitzeko erregistroetarako, irteerako datuei eta erlojuari atzerapena gehi diezaiokezu irteera eta irteera gaitzeko atzerapen kateak erabiliz.

• Konfigurazio denbora urratzea ikusten baduzu, irteerako erlojuaren atzerapen-katearen ezarpena handitu dezakezu.
• Atxikipen-denbora urratzea ikusten baduzu, irteerako datuen atzerapen-katearen ezarpena handitu dezakezu.

GPIO Intel FPGA IP Diseinua Adibamples

GPIO IP nukleoak diseinua sor dezake adibidezampparametro editorean zure IP konfigurazioan bat datozen fitxategiak. Diseinu hauek erabil ditzakezu adibidezampIP nukleoa eta simulazioetan espero den portaera instantziatzeko erreferentzia gisa.

Diseinua sor dezakezu adibidezampGPIO IP core parametro editorearen fitxategiak. Nahi dituzun parametroak ezarri ondoren, egin klik Sortu Example Diseinua. IP nukleoak diseinua sortzen du adibidezample source files zuk zehazten duzun direktorioan.

16. Irudia. Iturria FileSortutako Diseinua Adibample Directory

Oharra: .qsys filediseinuan barne erabiltzeko dira, adibidezample belaunaldia bakarrik. Ezin dituzu .qsys hauek editatu files.

GPIO IP Core sintetizagarria Intel Quartus Prime Design Example

Diseinu sintetizagarria adibidezample konpilaziorako prest dagoen Platform Designer sistema bat da, Intel Quartus Prime proiektu batean sar dezakezuna.

Diseinua sortzea eta erabiltzea Adibample

Intel Quartus Prime diseinu sintetizagarria sortzeko adibidezample iturritik files, exekutatu hurrengo komandoa diseinuan adibidezampfitxategien direktorioa:

quartus_sh -t make_qii_design.tcl

Erabili beharreko gailu zehatza zehazteko, exekutatu komando hau:

quartus_sh -t make_qii_design.tcl [gailuaren_izena]

TCL script-ak ed_synth.qpf proiektua daukan qii direktorio bat sortzen du file. Proiektu hau Intel Quartus Prime softwarean ireki eta konpila dezakezu.

GPIO IP Core Simulazio Diseinua Adibample

Simulazioaren diseinua adibidezample-ek zure GPIO IP oinarrizko parametroen ezarpenak erabiltzen ditu simulazio-kontrolatzaile bati konektatutako IP instantzia eraikitzeko. Gidariak ausazko trafikoa sortzen du eta barrutik egiaztatzen du irteerako datuen legezkotasuna.

Diseinua erabiliz adibidezample, simulazio bat exekutatu dezakezu komando bakarra erabiliz, erabiltzen duzun simulagailuaren arabera. Simulazioak GPIO IP nukleoa nola erabil dezakezun erakusten du.

Diseinua sortzea eta erabiltzea Adibample

Simulazio-diseinua sortzeko adibidezample iturritik files Verilog simulagailu baterako, exekutatu hurrengo komandoa diseinuan adibidezampfitxategien direktorioa:

quartus_sh -t make_sim_design.tcl

Simulazio-diseinua sortzeko adibidezample iturritik files VHDL simulagailu baterako, exekutatu hurrengo komandoa diseinuan adibidezampfitxategien direktorioa:

quartus_sh -t make_sim_design.tcl VHDL

TCL script-ak azpidirektorioak dituen sim direktorio bat sortzen du, onartzen den simulazio tresna bakoitzeko bat. Simulazio tresna bakoitzaren scriptak dagozkien direktorioetan aurki ditzakezu.

Arria V, Cyclone V eta Stratix V gailuetarako IP migrazio-fluxua

IP migrazio-fluxuak Arria V, Cyclone V eta Stratix V gailuen ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR eta ALTIOBUF IP nukleoak Intel Arria 10 eta Intel Cyclone 10 GX gailuen GPIO IP nukleora migratzeko aukera ematen du.

IP migrazio-fluxu honek GPIO IP nukleoa ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR eta ALTIOBUF IP nukleoen ezarpenekin bat etortzeko konfiguratzen du, IP nukleoa birsortzeko aukera emanez.

Oharra: IP nukleo batzuek IP migrazio-fluxua onartzen dute modu zehatz batzuetan soilik. Zure IP nukleoa onartzen ez den moduan badago, baliteke GPIO IP nukleorako IP parametroen editorea exekutatu eta IP nukleoa eskuz konfiguratu behar izatea.

Zure ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR eta ALTIOBUF IP nukleoak migratzen

Zure ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR eta ALTIOBUF IP nukleoak GPIO Intel FPGA IP IP nukleora migratzeko, jarraitu urrats hauek:

1. Ireki zure ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR edo ALTIOBUF IP nukleoa IP parametroen editorean.
2. urtean Une honetan hautatutako gailu-familia, hautatu Intel Arria 10 or Intel Cyclone 10 GX.
3. Egin klik Amaitu GPIO IP Parametro Editorea irekitzeko.
   IP parametroen editoreak GPIO IP oinarrizko ezarpenak konfiguratzen ditu ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR edo ALTIOBUF oinarrizko ezarpenen antzera.
4. Bien artean ezarpen bateraezin bat badago, hautatu onartzen diren ezarpen berriak.
5. Egin klik Amaitu IP nukleoa birsortzeko.
6. Ordeztu ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR edo ALTIOBUF IP nukleoaren instantziazioa RTLn GPIO IP nukleoarekin.

Oharra: baliteke GPIO IP core portuen izenak ez bat etorri ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR edo ALTIOBUF IP core portuen izenekin. Beraz, instantziazioan IP core izena aldatzea nahikoa ez izatea.

Lotutako informazioa
Sarrera- eta irteera-busaren bit altuak eta baxuak 12. orrialdean

Gidalerroa: trukatu datain_h eta datain_l portuak migratutako IPan

Zure GPIO IP aurreko gailuetatik GPIO IP nukleora migratzen duzunean, aktibatu dezakezu Erabili lehengo mailako ataka-izenak aukera GPIO IP core parametro editorean. Hala ere, GPIO IP nukleoan ataka hauen portaera desberdina da Stratix V, Arria V eta Cyclone V gailuetarako erabiltzen diren IP nukleoetan baino.

GPIO IP nukleoak erlojuaren ertz hauetako irteera-erregistroetara eramaten ditu ataka hauek:

• datain_h—outclock-aren goranzko ertzean
• datain_l—outclock-aren beheranzko ertzean

Zure GPIO IP Stratix V, Arria V eta Cyclone V gailuetatik migratu baduzu, aldatu datain_h eta datain_l atakak GPIO IP nukleoak sortutako IPa instantziatzean.

Lotutako informazioa
Sarrera- eta irteera-busaren bit altuak eta baxuak 12. orrialdean

GPIO Intel FPGA IP Erabiltzailearen Gida Artxiboak

IP bertsioak Intel Quartus Prime Design Suite softwarearen bertsio berberak dira v19.1 arte. Intel Quartus Prime Design Suite softwarearen 19.2 bertsiotik edo geroago, IP nukleoek IP bertsioen eskema berria dute.

IP core bertsio bat zerrendatzen ez bada, aurreko IP core bertsioaren erabiltzailearen gida aplikatuko da.

IP Core bertsioa	Erabiltzailearen Gida
20.0.0	GPIO Intel FPGA IP Erabiltzailearen Gida: Intel Arria 10 eta Intel Cyclone 10 GX gailuak
19.3.0	GPIO Intel FPGA IP Erabiltzailearen Gida: Intel Arria 10 eta Intel Cyclone 10 GX gailuak
19.3.0	GPIO Intel FPGA IP Erabiltzailearen Gida: Intel Arria 10 eta Intel Cyclone 10 GX gailuak
18.1	GPIO Intel FPGA IP Erabiltzailearen Gida: Intel Arria 10 eta Intel Cyclone 10 GX gailuak
18.0	GPIO Intel FPGA IP Erabiltzailearen Gida: Intel Arria 10 eta Intel Cyclone 10 GX gailuak
17.1	Intel FPGA GPIO IP Core Erabiltzailearen Gida
17.0	Altera GPIO IP Core Erabiltzailearen Gida
16.1	Altera GPIO IP Core Erabiltzailearen Gida
16.0	Altera GPIO IP Core Erabiltzailearen Gida
14.1	Altera GPIO Megafunction Erabiltzailearen Gida
13.1	Altera GPIO Megafunction Erabiltzailearen Gida

GPIO Intel FPGA IP erabiltzailearen gida dokumentuaren berrikuspen historia: Intel Arria 10 eta Intel Cyclone 10 GX gailuak

Dokumentuaren bertsioa	Intel Quartus Prime bertsioa	IP bertsioa	Aldaketak
2021.07.15	21.2	20.0.0	Sinplifikatua erakusten duen diagrama eguneratu da view GPIO amaiera bakarreko sarrera bidearen dout[0] dout[3] eta dout[3] dout[0] eguneratzeko.
2021.03.29	21.1	20.0.0	GPIO IP bertsioaren zenbakia 20.0.0ra eguneratu da.
2021.03.12	20.4	19.3.0	IP migrazio-gidalerroa eguneratu da GPIO IP-ak datain_h goranzko ertzean eta datain_l beheranzko ertzean gidatzen duela zehazteko.
2019.10.01	19.3	19.3.0	Atzerapen elementuei buruzko gaiko .qsf esleipen-kodeetako errore tipografikoa zuzendu da.
2019.03.04	18.1	18.1	Sarrerako bideari eta irteera eta irteera gaitzeko bideei buruzko gaietan: Gaietako oharrak zuzendu ditu GPIO Intel FPGA IP-ak ez duela norabide biko pinen kalibrazio dinamikoa onartzen zehazteko. Interfaze paraleloetarako PHY Lite-rako estekak gehitu dira Intel FPGA IP Core Erabiltzailearen Gidara: Intel Stratix 10, Intel Arria 10 eta Intel Cyclone 10 GX gailuak norabide biko pinetarako kalibrazio dinamikoa behar duten aplikazioei buruzko informazio gehiago lortzeko.
2018.08.28	18.0	18.0	Intel FPGA GPIO IP Core Erabiltzailearen Gidari izena jarri dio dokumentuari GPIO Intel FPGA IP Erabiltzailearen Gidari: Intel Arria 10 eta Intel Cyclone 10 GX gailuak. Intel Stratix 10 GPIO IP erabiltzailearen gidalibururako esteka gehitu da.  IP-a "Intel FPGA GPIO"-tik "GPIO Intel FPGA IP" izatera pasatu da.  "clk_fr" eta "clk_hr"-ren "ck_fr" eta "ck_hr" kasuak zuzendu dira.  GPIO IP sarrerako bidearen eta irteerako bideen diagramak eguneratu dira, benetako IP seinaleen izenak erakusteko.

Data	Bertsioa	Aldaketak
2017eko azaroa	2017.11.06	Intel Cyclone 10 GX gailuetarako laguntza gehitu da. Irudietan seinaleen izenak eguneratu dira GPIO IP nukleoko seinaleen izenekin bat etor daitezen. Irteerako bidearen uhin forma gehitu da. "Altera GPIO IP core" izena aldatu du "Intel FPGA GPIO IP core". "Altera IOPLL IP core" izena "Intel FPGA IOPLL IP core" bihurtu da. "TimeQuest Timing Analyzer" izena "Timing Analyzer" bihurtu da. "Qsys" izena "Platform Designer" bihurtu da. Argitu da ASET eta ACLR seinaleak aktibo daudela altua.
2017ko maiatza	2017.05.08	GPIO buffer parametroak zerrendatzen dituen taula eguneratu da, horretarako baldintzak zehazteko Erabili autobusa eusteko zirkuituak parametro aukera. Intel izenarekin birmarkatua.
2016eko urria	2016.10.31	Sarrerako bidearen uhin forma eguneratu da. Din eta dout autobusetako bit altuak eta baxuak deskribatzen dituen gai bat gehitu da.
2016ko abuztua	2016.08.05	GPIO IP nukleoan OCT euskarria dinamikoari buruzko oharrak gehitu dira. Parametroen ezarpenei buruzko gaia eguneratu da zehaztasuna eta argitasuna hobetzeko. Diseinua sortzeari buruzko atala eguneratu da adibidezample. Stratix V, Arria V eta Cyclone V gailuetatik GPIO IP nukleora migratzen duzunean portuen portaerari buruzko jarraibide-gai bat gehitu da. Dokumentua berridatzi eta berregituratu du argitasuna hobetzeko eta erreferentzia errazteko. Quartus II-ren instantziak Quartus Prime-ra aldatu dira.
2014ko abuztua	2014.08.18	Denboraren informazioa gehitu da. Erregistroaren paketatzearen informazioa gehitu da. Gehituta Erabili lehengo mailako ataka-izenak parametroa. Hau parametro berri bat da. Erregistroaren paketatzearen informazioa gehitu da. Megafuntzio terminoa IP nukleoarekin ordezkatu du.
2013eko azaroa	2013.11.29	Hasierako kaleratzea.

Bidali Iritzia

GPIO Intel FPGA IP Erabiltzailearen Gida: Intel Arria 10 eta Intel Cyclone 10 GX gailuak

Dokumentuak / Baliabideak

intel GPIO Intel FPGA IP [pdfErabiltzailearen gida GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP

Erreferentziak

• Erabiltzailearen eskuliburua