Intel Chip ID FPGA IP Nukleoak

Onartutako Intel® FPGA bakoitzak 64 biteko txip ID bakarra du. Chip ID Intel FPGA IP nukleoek txip ID hau irakurtzeko aukera ematen dute gailua identifikatzeko.

Lotutako informazioa

• Intel FPGA IP nukleoen hastapena
  • Intel FPGA IP nukleo guztiei buruzko informazio orokorra eskaintzen du, IP nukleoak parametrizatzea, sortzea, berritzea eta simulatzea barne.
• Simulagailuaren konfigurazio script konbinatua sortzea
  • Sortu softwarearen edo IP bertsioaren eguneratzeen eskuzko eguneraketak behar ez dituzten simulazio-scriptak.

Gailuaren laguntza

IP Nukleoak	Onartutako gailuak
Chip ID Intel Stratix® 10 FPGA IP nukleoa	Intel Stratix 10
Chip ID bakarra Intel Arria® 10 FPGA IP nukleoa	Intel Arria 10
Chip ID bakarra Intel Cyclone® 10 GX FPGA IP nukleoa	Intel Cyclone 10 GX
Chip ID bakarra Intel MAX® 10 FPGA IP	Intel MAX 10
Chip ID bakarra Intel FPGA IP nukleoa	Stratix V Arria V Cyclone V

Lotutako informazioa

• Intel MAX 10 FPGA IP Core ID esklusiboa

Chip ID Intel Stratix 10 FPGA IP Core

• Atal honetan Chip ID Intel Stratix 10 FPGA IP nukleoa deskribatzen da.

Deskribapen funtzionala

Data_valid seinalea baxuan hasten da hasierako egoeran, non gailutik daturik irakurtzen ez den. Readid sarrerako atakari pultsu handitik baxua eman ondoren, Chip ID Intel Stratix 10 FPGA IP-k txiparen ID bakarra irakurtzen du. Irakurri ondoren, IP nukleoak data_valid seinalea baieztatzen du irteerako atakan txip ID balio esklusiboa berreskuratzeko prest dagoela adierazteko. Eragiketa IP nukleoa berrezartzen duzunean bakarrik errepikatzen da. chip_id[63:0] irteerako atakak txiparen ID esklusiboaren balioa dauka gailua birkonfiguratu arte edo IP nukleoa berrezarri arte.

Oharra: Ezin duzu Chip ID IP nukleoa simulatu IP nukleoak txiparen ID datuen erantzuna jasotzen duelako SDM-tik. IP nukleo hau balioztatzeko, Intelek gomendatzen du hardwarearen ebaluazioa egitea.

Portuak

1. irudia: Chip ID Intel Stratix 10 FPGA IP Core Portuak

2. taula: Chip ID Intel Stratix 10 FPGA IP Core Portuak Deskribapena

Portua	I/O	Tamaina (bit)	Deskribapena
clkin	Sarrera	1	Erlojuaren seinalea elikatzen du txiparen ID blokeari. Onartutako gehieneko maiztasuna zure sistemako erlojuaren baliokidea da.
berrezarri	Sarrera	1	IP nukleoa berrezartzen duen berrezartze sinkronikoa. IP nukleoa berrezartzeko, berrezarri seinalea altua gutxienez 10 clkin-ziklotan.
datuak_baliozkoak	Irteera	1	Txipa ID bakarra berreskuratzeko prest dagoela adierazten du. Seinalea baxua bada, IP nukleoa hasierako egoeran edo abian da fusible ID batetik datuak kargatzeko. IP nukleoak seinalea baieztatu ondoren, datuak chip_id[63..0] irteerako atakan berreskuratzeko prest daude.
chip_id	Irteera	64	Txiparen ID esklusiboa adierazten du, dagokion fusiblearen IDaren kokapenaren arabera. Datuak baliozkoak dira IP nukleoak data_valid seinalea baieztatu ondoren. Piztean balioa 0-ra berrezartzen da. chip_id [63:0]irteerako atakak txiparen ID esklusiboaren balioa dauka gailua birkonfiguratu arte edo IP nukleoa berrezarri arte.
irakurrita	Sarrera	1	Readid seinalea gailutik ID balioa irakurtzeko erabiltzen da. Seinalearen balioa 1etik 0ra aldatzen den bakoitzean, IP nukleoak irakurketa ID eragiketa abiarazten du. Seinalea 0ra eraman behar duzu erabiltzen ez duzunean. Irakurtzeko ID-eragiketa hasteko, gidatu seinalea altuera gutxienez 3 erloju-zikloz, eta, ondoren, txikitu. IP nukleoa txiparen IDaren balioa irakurtzen hasten da.

Chip ID Intel Stratix 10 FPGA IP atzitzea Signal Tap bidez

Readid seinalea aktibatzen duzunean, Chip ID Intel Stratix 10 FPGA IP nukleoa Intel Stratix 10 gailutik txiparen IDa irakurtzen hasten da. Txipa ID prest dagoenean, Chip ID Intel Stratix 10 FPGA IP nukleoak data_valid seinalea baieztatzen du eta J-a amaitzen du.TAG sarbidea.

Oharra: Onartu tCD2UM-ren baliokidea den atzerapena txip osoa konfiguratu ondoren, txiparen ID esklusiboa irakurtzen saiatu aurretik. Ikusi dagokien gailuaren datu-orriari tCD2UM balioa ikusteko.

Chip ID Intel Stratix 10 FPGA IP Core berrezarri

IP nukleoa berrezartzeko, berrezartzeko seinalea gutxienez hamar erloju-ziklotan baieztatu behar duzu.

Oharra

1. Intel Stratix 10 gailuetarako, ez berrezarri IP nukleoa gutxienez tCD2UM txipa hasieratu ondoren. Ikusi dagokien gailuaren datu-orriari tCD2UM balioa ikusteko.
2. IP core instantziazio jarraibideetarako, Intel Stratix 10 Berrezarri bertsioaren IP atala ikusi behar duzu Intel Stratix 10 Konfigurazio erabiltzailearen gidan.

Lotutako informazioa

Intel Stratix 10 konfigurazio erabiltzailearen gida

• Intel Stratix 10 Berrezarri bertsioaren IPari buruzko informazio gehiago eskaintzen du.

Chip ID Intel FPGA IP nukleoak

Atal honetan honako IP nukleoak deskribatzen dira

• Chip ID bakarra Intel Arria 10 FPGA IP nukleoa
• Chip ID bakarra Intel Cyclone 10 GX FPGA IP nukleoa
• Chip ID bakarra Intel FPGA IP nukleoa

Deskribapen funtzionala

Data_valid seinalea baxuan hasten da hasierako egoeran, non gailutik daturik irakurtzen ez den. CLkin sarrerako ataka erloju-seinalea elikatu ondoren, Chip ID Intel FPGA IP nukleoak txiparen ID bakarra irakurtzen du. Irakurri ondoren, IP nukleoak data_valid seinalea baieztatzen du irteerako atakan txip ID balio esklusiboa berreskuratzeko prest dagoela adierazteko. Eragiketa IP nukleoa berrezartzen duzunean bakarrik errepikatzen da. chip_id[63:0] irteerako atakak txiparen ID esklusiboaren balioa dauka gailua birkonfiguratu arte edo IP nukleoa berrezarri arte.

Oharra: Intel Chip ID IP nukleoak ez du simulazio eredurik files. IP nukleo hau balioztatzeko, Intelek gomendatzen du hardwarearen ebaluazioa egitea.

2. irudia: Chip ID Intel FPGA IP Core Portuak

3. taula: Chip ID Intel FPGA IP Core Portuak Deskribapena

Portua	I/O	Tamaina (bit)	Deskribapena
clkin	Sarrera	1	Erlojuaren seinalea elikatzen du txiparen ID blokeari. Onartutako gehieneko maiztasunak hauek dira: • Intel Arria 10 eta Intel Cyclone 10 GX-rako: 30 MHz. • Intel MAX 10, Stratix V, Arria V eta Cyclone V-rako: 100 MHz.
berrezarri	Sarrera	1	IP nukleoa berrezartzen duen berrezartze sinkronikoa. IP nukleoa berrezartzeko, berrezarri seinalea altua gutxienez 10 clkin ziklotan (1). chip_id [63:0]irteerako atakak txiparen ID esklusiboaren balioa dauka gailua birkonfiguratu arte edo IP nukleoa berrezarri arte.
datuak_baliozkoak	Irteera	1	Txipa ID bakarra berreskuratzeko prest dagoela adierazten du. Seinalea baxua bada, IP nukleoa hasierako egoeran edo abian da fusible ID batetik datuak kargatzeko. IP nukleoak seinalea baieztatu ondoren, datuak chip_id[63..0] irteerako atakan berreskuratzeko prest daude.
chip_id	Irteera	64	Txiparen ID esklusiboa adierazten du, dagokion fusiblearen IDaren kokapenaren arabera. Datuak baliozkoak dira IP nukleoak data_valid seinalea baieztatu ondoren. Piztean balioa 0-ra berrezartzen da.

Intel Arria 10 FPGA IP eta Txip ID bakarra Intel Cyclone 10 GX FPGA IP bakarreko ID atzitzea Signal Tap bidez

Oharra: Intel Arria 10 eta Intel Cyclone 10 GX txiparen IDa eskuraezinak dira J-ra sartzen diren beste sistema edo IP nukleoak badituzu.TAG aldi berean. Adibidezample, Signal Tap II Logic Analyzer, Transceiver Toolkit, sistema barneko seinaleak edo zundak eta SmartVID Controller IP core.

Berrezarri seinalea aktibatzen duzunean, Unique Chip ID Intel Arria 10 FPGA IP eta Unique Chip ID Intel Cyclone 10 GX FPGA IP nukleoak Intel Arria 10 edo Intel Cyclone 10 GX gailutik txiparen IDa irakurtzen hasten dira. Txiparen IDa prest dagoenean, Unique Chip ID Intel Arria 10 FPGA IP eta Unique Chip ID Intel Cyclone 10 GX FPGA IP nukleoek data_valid seinalea baieztatzen dute eta J-a amaitzen dute.TAG sarbidea.

Oharra: Onartu tCD2UM-ren baliokidea den atzerapena txip osoa konfiguratu ondoren, txiparen ID esklusiboa irakurtzen saiatu aurretik. Ikusi dagokien gailuaren datu-orriari tCD2UM balioa ikusteko.

Chip ID Intel FPGA IP Core berrezarri

IP nukleoa berrezartzeko, berrezartzeko seinalea gutxienez hamar erloju-ziklotan baieztatu behar duzu. Berrezarri seinalea kendu ondoren, IP nukleoak txip ID esklusiboa berrirakurtzen du fusiblearen ID bloketik. IP nukleoak data_valid seinalea baieztatzen du eragiketa amaitu ondoren.

Oharra: Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V eta Cyclone V gailuetarako, ez berrezarri IP nukleoa gutxienez tCD2UM txipa hasieratu ondoren gutxienez. Ikusi dagokien gailuaren datu-orriari tCD2UM balioa ikusteko.

Chip ID Intel FPGA IP Nukleoak Erabiltzailearen Gida Artxiboak

IP core bertsio bat zerrendatzen ez bada, aurreko IP core bertsioaren erabiltzailearen gida aplikatuko da.

IP Core bertsioa	Erabiltzailearen Gida
18.1	Chip ID Intel FPGA IP Nukleoen Erabiltzailearen Gida
18.0	Chip ID Intel FPGA IP Nukleoen Erabiltzailearen Gida

Intel FPGA IP Nukleoen erabiltzailearen gida Txip IDaren dokumentuen berrikuspen-historia

Dokumentuaren bertsioa	Intel Quartus® Prime bertsioa	Aldaketak
2022.09.26	20.3	Kendua Proiektuak Kudeatzeko Praktika Egokienak esteka. Eguneratua Deskribapen funtzionala Chip ID Intel Stratix 10 FPGA IP Core-n. Eguneratua Deskribapen funtzionala Intel FPGA IP Nukleoen Txip IDan.
2020.10.05	20.3	Taulan clkin eta berrezarri txostenen deskribapena eguneratu da: Chip ID Intel FPGA IP Core Portuak Deskribapena Intel MAX 10 xehetasunak sartzeko. Eguneratu da Chip ID Intel FPGA IP Core berrezarri atalean Intel MAX 10 gailurako euskarria sartzeko.
2019.05.17	19.1	Eguneratu da Chip ID Intel Stratix 10 FPGA IP Core berrezarri gaia IP core instantziazio jarraibideei buruzko bigarren ohar bat gehitzeko.
2019.02.19	18.1	Intel MAX 10 gailuetarako laguntza gehitu da IP nukleoak eta onartzen diren gailuak mahaia.
2018.12.24	18.1	Gehitu du Chip ID Intel FPGA IP Nukleoak Erabiltzailearen Gida Artxiboak atala.  Dokumentua berregituratu da onartzen diren gailuei buruzko xehetasun gehiago emateko.
2018.06.08	18.0	Readid atakaren deskribapena eguneratu da. Berrezarri portuaren deskribapena eguneratu da.
2018.05.07	18.0	Readid ataka gehitu da Chip ID Intel Stratix 10 FPGA IP IP nukleorako.

 

Data	Bertsioa	Aldaketak
2017ko abendua	2017.12.11	Dokumentuaren izenburua eguneratua Altera Unique Chip ID IP Core Erabiltzailearen Gida. Gehituta Gailuaren laguntza atala.  Informazio konbinatua eta gehitua Altera Arria 10 Unique Chip ID IP Core Erabiltzailearen Gida eta Stratix 10 Unique Chip ID IP Core Erabiltzailearen Gida. Intel-era birmarkatua. Eguneratua Deskribapen funtzionala. Intel Cyclone 10 GX gailuaren euskarria gehitu da.
2016ko maiatza	2016.05.02	IP oinarrizko informazio estandarra kendu eta Quartus Prime eskulibururako esteka gehitu da. Arria 10 gailuaren laguntzari buruzko ohar eguneratua.
irailak 2014	2014.09.02	• Dokumentuaren izenburua eguneratua "Altera Unique Chip ID" IP nukleoaren izen berria islatzeko.

Data	Bertsioa	Aldaketak
2014ko abuztua	2014.08.18	Parametro-editore zaharraren parametrizazio-urrats eguneratuak. Kontuan izan IP nukleo honek ez duela Arria 10 diseinuak onartzen.
2014ko ekaina	2014.06.30	MegaWizard Plug-In Manager informazioa IP Katalogoarekin ordezkatu du. IP nukleoak berritzeari buruzko informazio estandarra gehitu da. Instalazio estandarra eta lizentziari buruzko informazioa gehitu da. Gailuaren laguntza-maila zaharkitutako informazioa kendu da. IP core gailuen laguntza eskuragarri dago orain IP Katalogoan eta parametroen editorean.
irailak 2013	2013.09.20	Eguneratu da "FPGA gailu baten txiparen IDa eskuratzea" "FPGA gailu baten txiparen ID bakarra eskuratzea".
2013ko maiatza	1.0	Hasierako kaleratzea.

Bidali Iritzia

Dokumentuak / Baliabideak

Intel Chip ID FPGA IP Nukleoak [pdfErabiltzailearen gida Chip ID FPGA IP Nukleoak, Chip ID, FPGA IP Nukleoak, IP Nukleoak

Erreferentziak

• Erabiltzailearen eskuliburua