F-Tile Interlaken Intel FPGA IP Design Example

Hasierako gida azkarra

F-Tile Interlaken Intel® FPGA IP nukleoak simulazio proba-bankua eskaintzen du. Hardwarearen diseinua adibidezampKonpilazioa eta hardware probak onartzen dituen fitxategia Intel Quartus® Prime Pro Edition softwarearen 21.4 bertsioan egongo da eskuragarri. Diseinua sortzen duzunean adibidezample, parametro editoreak automatikoki sortzen du filebeharrezkoa da diseinua simulatu, konpilatu eta probatzeko.
Proba-bankua eta diseinua adibidezample NRZ eta PAM4 moduak onartzen ditu F-tile gailuetarako. F-Tile Interlaken Intel FPGA IP nukleoak diseinua sortzen du adibidezamperrei-kopuruaren eta datu-tasa-konbinazio onargarri hauetarako fitxategiak.

IP Onartutako Errei-kopuruaren eta datu-tarien konbinazioak
Honako konbinazio hauek onartzen dira Intel Quartus Prime Pro Edition softwarearen 21.3 bertsioan. Beste konbinazio guztiak Intel Quartus Prime Pro Edition-ren etorkizuneko bertsio batean onartuko dira.

Errei kopurua	Errei-tasa (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	Bai	–	Bai	Bai	–
6	–	–	–	Bai	Bai
8	–	–	Bai	Bai	–
10	–	–	Bai	Bai	–
12	–	Bai	Bai	Bai	–

1. Irudia Diseinuaren garapen-urratsak Adibample

Oharra: Hardwarearen konpilazioa eta probak Intel Quartus Prime Pro Edition softwarearen 21.4 bertsioan egongo dira eskuragarri.
F-Tile Interlaken Intel FPGA IP core diseinua adibidezample ezaugarri hauek onartzen ditu:

• Barneko TXtik RX serieko loopback modua
• Tamaina finkoko paketeak automatikoki sortzen ditu
• Oinarrizko paketeak egiaztatzeko gaitasunak
• Sistemaren kontsola erabiltzeko gaitasuna diseinua berrezartzeko, berriro probatzeko helburuarekin

2. Irudia.Goi-mailako Bloke Diagrama

Lotutako informazioa

• F-Tile Interlaken Intel FPGA IP Erabiltzailearen Gida
• F-Tile Interlaken Intel FPGA IP bertsioaren oharrak

Hardware eta software eskakizunak

Adibampdiseinua, erabili hardware eta software hauek:

• Intel Quartus Prime Pro Edition softwarearen bertsioa 21.3
• Sistemaren kontsola
• Onartutako simulagailua:
  • Sinopsia* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE edo Questa*

Oharra:  Diseinurako hardware euskarria adibidezample Intel Quartus Prime Pro Edition softwarearen 21.4 bertsioan egongo da eskuragarri.

Diseinua sortzea

3. irudia. Prozedura

Jarraitu urrats hauek diseinua sortzeko, adibidezample eta testbench:

1. Intel Quartus Prime Pro Edition softwarean, egin klik File ➤ Proiektu berriaren morroia Intel Quartus Prime proiektu berri bat sortzeko, edo egin klik File ➤ Ireki proiektua lehendik dagoen Intel Quartus Prime proiektu bat irekitzeko. Morroiak gailu bat zehazteko eskatzen dizu.
2. Zehaztu Agilex gailu familia eta hautatu F-Tile duen gailua zure diseinurako.
3. IP Katalogoan, kokatu eta egin klik bikoitza F-Tile Interlaken Intel FPGA IP. IP aldaera berria leihoa agertzen da.
4. Zehaztu goi-mailako izena zure IP aldakuntza pertsonalizaturako. Parametroen editoreak IP aldaketen ezarpenak gordetzen ditu a file izendatua .ip.
5. Sakatu Ados. Parametroen editorea agertzen da.

4. irudia. Adibample Diseinu fitxa

6. IP fitxan, zehaztu zure IP core aldakuntzaren parametroak.
7. Adibample Diseinua fitxan, hautatu Simulazioa aukera testbench-a sortzeko.
Oharra: Sintesia aukera hardwarerako da adibidezample diseinua, Intel Quartus Prime Pro Edition software bertsioan eskuragarri egongo dena 21.4.
8. Sortutako HDL formatuan, Verilog eta VHDL aukera daude eskuragarri.
9. Sakatu Sortu Adiample Diseinua. Hautatu Adibample Design Directory leihoa agertzen da.
10. Diseinua aldatu nahi baduzu adibampfitxategiaren direktorioaren bide edo izena bistaratuko diren lehenespenetatik (ilk_f_0_example_design), arakatu bide berrira eta idatzi diseinu berria adibidezampfitxategiaren direktorioa izena.
11. Sakatu Ados.

Oharra: F-Tile Interlaken Intel FPGA IP diseinuan adibidezample, SystemPLL bat automatikoki instantziatzen da, eta F-Tile Interlaken Intel FPGA IP nukleora konektatuta. Diseinuko SystemPLL hierarkiaren bidea adibidezample da:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL diseinuan adibidezample Transceiver-ek 156.26 MHz-ko erreferentzia-erloju bera partekatzen du.

Direktorioaren Egitura

F-Tile Interlaken Intel FPGA IP nukleoak honako hau sortzen du files diseinurako adibidezample:
5. Irudia. Direktorioaren Egitura

2. taula. Hardwarearen diseinua Adibample File Deskribapenak
Hauek files daudeample_installation_dir>/ilk_f_0_example_design direktorioa.

File Izenak	Deskribapena
example_design.qpf	Intel Quartus Prime proiektua file.
example_design.qsf	Intel Quartus Prime proiektuaren ezarpenak file
example_design.sdc jtag_timing_template.sdc	Synopsys Diseinu-murriztapena file. Zure diseinurako kopiatu eta alda dezakezu.
sysconsole_testbench.tcl	Nagusia file Sistemaren kontsolara sartzeko

Oharra: Diseinurako hardware euskarria adibidezample Intel Quartus Prime Pro Edition softwarearen 21.4 bertsioan egongo da eskuragarri.

3. taula. Proba-bankua File Deskribapena

Hau file barruan dagoample_installation_dir>/ilk_f_0_example_design/ adibample_design/rtl direktorioa.

File Izena	Deskribapena
goiko_tb.sv	Maila goreneko proba-bankua file.

4. taula. Testbench Scriptak

Hauek files daudeample_installation_dir>/ilk_f_0_example_design/ adibample_design/testbench direktorioa

File Izena	Deskribapena
run_vcs.sh	Synopsys VCS script-a testbench-a exekutatzeko.
run_vcsmx.sh	Synopsys VCS MX script-a testbench-a exekutatzeko.
run_mentor.tcl	Siemens EDA ModelSim SE edo Questa script-a testbench-a exekutatzeko.

Diseinua simulatuz Adibample Testbench

6. Irudia Prozedura

Jarraitu urrats hauek proba-bankua simulatzeko:

1. Komando-gonbitan, aldatu testbench simulazio direktoriora. Direktorioaren bidea daample_installation_dir>/example_design/ testbench.
2. Exekutatu nahi duzun simulagailu bateragarrirako simulazio-scripta. Scriptak simulagailuan testbench-a konpilatzen eta exekutatzen du. Zure gidoiak egiaztatu beharko luke SOP eta EOP zenbaketak bat datozela simulazioa amaitu ondoren.

5. taula. Simulazioa exekutatzeko urratsak

Simulagailua	Argibideak
VCS	Komando-lerroan, idatzi:   sh run_vcs.sh
VCS MX	Komando-lerroan, idatzi:   sh run_vcsmx.sh
ModelSim SE edo Questa	Komando-lerroan, idatzi:   vsim -do run_mentor.tcl ModelSim GUI-a agertu gabe simulatu nahi baduzu, idatzi:   vsim -c -do run_mentor.tcl

3. Emaitzak aztertu. Simulazio arrakastatsu batek paketeak bidali eta jasotzen ditu, eta "Test PASSED" bistaratzen du.

Diseinurako proba-bankua adibidezample-k honako zeregin hauek betetzen ditu:

• F-Tile Interlaken Intel FPGA IP nukleoa instantziatzen du.
• PHY egoera inprimatzen du.
• Metaframeen sinkronizazioa (SYNC_LOCK) eta hitzen (blokea) mugak (WORD_LOCK) egiaztatzen ditu.
• Banakako erreiak blokeatu eta lerrokatu arte itxarongo du.
• Paketeak igortzen hasten da.
• Paketeen estatistikak egiaztatzen ditu:
  • CRC24 erroreak
  • SOPak
  • EOPak

Hurrengo sampfitxategiaren irteerak simulazio proba arrakastatsua erakusten du:

Diseinua Adibample

1. Ziurtatu example diseinuaren sorkuntza amaitu da.
2. Intel Quartus Prime Pro Edition softwarean, ireki Intel Quartus Prime proiektuaample_installation_dir>/example_design.qpf>.
3. Prozesatzeko menuan, sakatu Hasi konpilazioa.

Diseinua Adibample Deskribapena

Diseinua adibidezample Interlaken IP nukleoaren funtzionalitateak erakusten ditu.

Diseinua Adibample Osagaiak

Adibample design sistema eta PLL erreferentziako erlojuak eta beharrezko diseinu osagaiak lotzen ditu. Adibample design-ek IP nukleoa barneko loopback moduan konfiguratzen du eta paketeak sortzen ditu IP core TX erabiltzaileen datuak transferitzeko interfazean. IP nukleoak pakete hauek barneko loopback bidetik bidaltzen ditu transceptor bidez.
IP core hartzaileak loopback bidean paketeak jaso ondoren, Interlaken paketeak prozesatzen ditu eta RX erabiltzailearen datuen transferentzia interfazean transmititzen ditu. Adibample design-ek jasotako eta transmititutako paketeak bat datozela egiaztatzen du.
F-Tile Interlaken Intel IP diseinua adibidezample-ek osagai hauek ditu:

1. F-Tile Interlaken Intel FPGA IP nukleoa
2. Pakete Sortzailea eta Pakete Egiaztatzailea
3. F-Tile Erreferentzia eta Sistema PLL Erlojuak Intel FPGA IP core

Interfaze Seinaleak

Taula 6. Diseinua Adibample Interfaze Seinaleak

Portuaren izena	Norabidea	Zabalera (bit)	Deskribapena
mgmt_clk	Sarrera	1	Sistemako erlojuaren sarrera. Erlojuaren maiztasunak 100 MHz izan behar du.
pll_ref_clk	Sarrera	1	Transceptor erreferentziako erlojua. RX CDR PLL gidatzen du.
rx_pin	Sarrera	Errei kopurua	Hargailuaren SERDES datu-pin.
tx_pin	Irteera	Errei kopurua	Igorri SERDES datu-pin.
rx_pin_n(1)	Sarrera	Errei kopurua	Hargailuaren SERDES datu-pin.
tx_pin_n(1)	Irteera	Errei kopurua	Igorri SERDES datu-pin.
mac_clk_pll_ref	Sarrera	1	Seinale honek PLL batek gidatu behar du eta pll_ref_clk gidatzen duen erloju-iturburu bera erabili behar du. Seinale hau PAM4 moduko gailuen aldaketetan bakarrik dago erabilgarri.
usr_pb_reset_n	Sarrera	1	Sistema berrezarri.

(1) PAM4 aldaeretan bakarrik eskuragarri.

Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik.
*Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.

Erregistratu Mapa

Oharra:

• Diseinua Adibamperregistro-helbidea 0x20**-rekin hasten da, eta Interlaken-eko IP core erregistro-helbidea 0x10**-rekin hasten da.
• F-tile PHY erregistro helbidea 0x30**-rekin hasten da eta F-tile FEC erregistro helbidea 0x40**-rekin hasten da. FEC erregistroa PAM4 moduan bakarrik dago erabilgarri.
• Sarbide-kodea: RO—Irakurketa soilik, eta RW—Irakurri/Idazketa.
• Sistema kontsolak diseinua irakurtzen du adibidezample-ek pantailan probaren egoera erregistratzen eta jakinarazi du.

Taula 7. Diseinua Adibample Erregistratu Mapa

Desplazamendua	Izena	Sarbidea	Deskribapena
8'h00	Erreserbatuta
8'h01	Erreserbatuta
8'h02	Sistema PLL berrezarri	RO	Bit hauek sistema PLL berrezartzeko eskaera eta gaitzeko balioa adierazten dute: • [0] bit – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	RX erreia lerrokatuta	RO	RX erreiaren lerrokadura adierazten du.
8'h04	HITZA blokeatuta	RO	[NUM_LANES–1:0] - Hitzaren (blokearen) mugak identifikatzea.
8'h05	Sinkronizazioa blokeatuta dago	RO	[NUM_LANES–1:0] – Metaframeen sinkronizazioa.
8:06 – 8:09	CRC32 erroreen zenbaketa	RO	CRC32 errore-zenbaketa adierazten du.
8'h0A	CRC24 erroreen zenbaketa	RO	CRC24 errore-zenbaketa adierazten du.
8'h0B	Gainetik/Underflow seinalea	RO	Honako bit hauek adierazten dute: • Bit [3] – TX underflow seinalea • Bit [2] – TX gainezkatze seinalea • Bit [1] – RX gainezkatze seinalea
8'h0C	SOP zenbaketa	RO	SOP kopurua adierazten du.
8'h0D	EOP zenbaketa	RO	EOP kopurua adierazten du
8'h0E	Errore kopurua	RO	Akatsen kopurua adierazten du: • Erreiaren lerrokadura galtzea • Legez kanpoko kontrol hitza • Legez kanpoko enkoadraketa-eredua • SOP edo EOP adierazlea falta da
8'h0F	bidali_datuak_mm_clk	RW	Idatzi 1 [0] bitean sorgailuaren seinalea gaitzeko.
8'h10	Egiaztatzailearen errorea		Egiaztatzailearen errorea adierazten du. (SOP datuen errorea, kanal-zenbakiaren errorea eta PLD datuen errorea)
8'h11	Sistema PLL blokeoa	RO	[0] bitak PLL blokeoaren adierazlea adierazten du.
8'h14	TX SOP zenbaketa	RO	Pakete-sorgailuak sortutako SOP kopurua adierazten du.
8'h15	TX EOP zenbaketa	RO	Pakete-sorgailuak sortutako EOP kopurua adierazten du.
8'h16	Etengabeko paketea	RW	Idatzi 1 [0] bitean pakete jarraitua gaitzeko.
jarraitu…

Desplazamendua	Izena	Sarbidea	Deskribapena
8'h39	ECC erroreen zenbaketa	RO	ECC akatsen kopurua adierazten du.
8'h40	ECC zuzendutako erroreen zenbaketa	RO	ECC zuzendutako erroreen kopurua adierazten du.
8'h50	tile_tx_rst_n	WO	Lauza SRC-ra berrezarri TX-rako.
8'h51	tile_rx_rst_n	WO	Lauza SRC-ra berrezarri RX-rako.
8'h52	tile_tx_rst_ack_n	RO	SRC-tik berrezartzeko onarpena TX-rako.
8'h53	tile_rx_rst_ack_n	RO	Lauza berrezartzeko aitorpena SRC-tik RXrako.

Berrezarri

F-Tile Interlaken Intel FPGA IP nukleoan, berrezartzea abiarazten duzu (reset_n=0) eta eduki sakatuta IP nukleoak berrezartzeko aitorpena itzultzen duen arte (reset_ack_n=0). Berrezarpena kendu ondoren (reset_n=1), berrezartze aitorpena hasierako egoerara itzultzen da
(berrezarri_ack_n=1). Diseinuan adibidezample, rst_ack_sticky erregistro batek berrezarri aitorpenaren baieztapena gordetzen du eta, ondoren, berrezarpena kentzea abiarazten du (reset_n=1). Zure diseinu beharretara egokitzen diren metodo alternatiboak erabil ditzakezu.

Garrantzitsua: Barne serieko loopback-a behar den edozein eszenatokitan, F-teilaren TX eta RX bereizita askatu behar dituzu ordena zehatz batean. Ikus sistema kontsolaren script-a informazio gehiago lortzeko.

7. Irudia.Berrezarri sekuentzia NRZ moduan

8. Irudia.Berrezarri sekuentzia PAM4 moduan

F-Tile Interlaken Intel FPGA IP Design Example Erabiltzailearen Gida Artxiboak

IP core bertsio bat zerrendatzen ez bada, aurreko IP core bertsioaren erabiltzailearen gida aplikatuko da.

Intel Quartus Prime bertsioa	IP Core bertsioa	Erabiltzailearen Gida
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP Design Example Erabiltzailearen Gida

F-Tile Interlaken Intel FPGA IP Design Example Erabiltzailearen Gida

Dokumentuaren bertsioa	Intel Quartus Prime bertsioa	IP bertsioa	Aldaketak
2021.10.04	21.3	3.0.0	• Errei-tasa konbinazio berrietarako laguntza gehitu da. Informazio gehiagorako, jo Taula: Errei-kopuruaren eta datu-tasa-kopuruaren konbinazioak onartzen dituen IP. • Onartutako simulagailuen zerrenda eguneratu da atalean: Hardware eta software eskakizunak. • Berrezarri erregistro berriak gehitu dira atalean: Erregistratu Mapa.
2021.06.21	21.2	2.0.0	Hasierako kaleratzea.

Dokumentuak / Baliabideak

intel F-Tile Interlaken Intel FPGA IP Diseinua Adibample [pdfErabiltzailearen gida F-Tile Interlaken Intel FPGA IP Design Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Diseinua Adibample, Diseinua Adibample

Erreferentziak

• Erabiltzailearen eskuliburua