intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP erabiltzailearen gida
Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP parametroa
Aukeratu parametro desberdinak zure diseinurako egokia den IP nukleo bat sortzeko.
- Intel® Quartus® Prime Pro Edition-n, sortu Intel Cyclone® 10 GX gailu batera zuzendutako proiektu berri bat.
- IP Katalogoan, egin klik Liburutegia ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP parametro editorea irekitzen da. - IP aldaera berria elkarrizketa-koadroan, idatzi Entitate-izena eta egin klik Ados.
- Parametroak atalean, hautatu DSP txantiloia eta View nahi duzun zure IP nukleorako
- DSP blokean View, aldatu baliozko erregistro bakoitzaren erlojua edo berrezarri.
- Multiplikatu Gehitu edo Bektore modua 1erako, egin klik GUI-ko Chain In multiplexagailuan sarrera hautatzeko kate-ataka edo Axe atakatik.
- Egin klik GUI-ko Gehitzailearen ikurra batuketa edo kenketa hautatzeko.
- Egin klik GUIko Chain Out multiplexagailuan chainout ataka gaitzeko.
- Sakatu Sortu HDL.
- Sakatu Amaitu.
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP parametroak
1. taula. Parametroak
| Parametroa | Balioa | Balio lehenetsia | Deskribapena |
| DSP txantiloia | Biderkatu Gehitu
Biderkatu Gehitu Biderkatu Metatu Bektore modua 1 Bektore modua 2 |
Biderkatu | Hautatu nahi duzun eragiketa modua DSP blokearentzat.
Hautatutako eragiketa dokumentuan islatzen da DSP blokea View. |
| View | Erregistratu Erregistro-garbiketak gaitzen ditu | Erregistratu gaitzen | Erloju-eskema hautatzeko edo erregistroen eskema berrezartzeko aukerak view. Hautatutako eragiketa dokumentuan islatzen da DSP blokea View. |
| jarraitu… | |||
| Parametroa | Balioa | Balio lehenetsia | Deskribapena |
| Hautatu Erregistratu gaitzen rentzat DSP blokea View erregistroen erloju-eskema erakusteko. Erregistro bakoitzeko erlojuak alda ditzakezu honetan view.
Hautatu Erregistro garbiketak rentzat DSP blokea View erregistroak berrezartzeko eskema erakusteko. Piztu Erabili Single Clear erregistroak berrezartzeko eskema aldatzeko. |
|||
| Erabili Single Clear | Piztu edo itzali | Desaktibatuta | Aktibatu parametro hau berrezarri bakar bat nahi baduzu DSP blokeko erregistro guztiak berrezartzeko. Desaktibatu parametro hau berrezartzeko ataka desberdinak erabiltzeko erregistroak berrezartzeko.
Aktibatu irteerako erregistroan 0 garbitzeko; itzali 1 garbitzeko irteerako erregistroan. Garbitu 0 sarrera-erregistroetarako aclr[0] erabiltzen du seinalea. Garbitu 1 irteera eta kanalizazio erregistroen erabileretarako aclr[1] seinalea. Sarrerako erregistro guztiek aclr[0] berrezarri seinalea erabiltzen dute. Irteera eta kanalizazio erregistro guztiek aclr[1] berrezarri seinalea erabiltzen dute. |
| DSP View Blokea. | |||
| Multiplexorea katea (14) | Gaitu Desgaitu | Desgaitu | Egin klik multiplexagailuan katea gaitzeko
portua. |
| Katea Irteteko Multiplexadorea (12) | Desgaitu Gaitu | Desgaitu | Egin klik multiplexagailuan chainout gaitzeko
portua. |
| Gehigarria (13) | +
– |
+ | Egin klik gainean Gehigarria batuketa edo kenketa modua hautatzeko ikurra. |
| Erregistratu Erlojua
• ax_clock (2) • ay_clock (3) • az_clock (4) • mult_pipeline_cc k(5) • ax_chainin_pl_cloc k (7) • gehigarri_sarrera_erlojua (9) • gehigarri_sarrera_2_erlojua (10) • irteera_erlojua (11) • pilatu_erlojua (1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8) |
Bat ere ez Erlojua 0
Erlojua 1 Erlojua 2 |
Erlojua 0 | Edozein erregistro saihesteko, aldatu erregistroko erlojua hona Bat ere ez.
Aldatu erregistroko erlojua hona: • Erlojua 0 clk[0] seinalea erloju iturri gisa erabiltzeko • Erlojua 1 clk[1] seinalea erloju iturri gisa erabiltzeko • Erlojua 2 clk[2] seinalea erloju iturri gisa erabiltzeko Hautatzen duzunean soilik alda ditzakezu ezarpen hauek Erregistratu gaitzen in View parametroa. |
1. irudia. DSP blokea View
2. taula. DSP txantiloiak
| DSP txantiloiak | Deskribapena |
| Biderkatu | Zehaztasun bakarreko biderketa eragiketa egiten du eta ekuazio hau aplikatzen du:
• Kanpora = Ay * Az |
| Gehitu | Doitasun bakarreko batuketa edo kenketa eragiketa egiten du eta ekuazio hauek aplikatzen ditu:.
• Kanpora = Ay + Ax • Kanpora = Ay – Ax |
| Biderkatu Gehitu | Modu honek zehaztasun bakarreko biderketa egiten du, eta ondoren batuketa edo kenketa eragiketak egiten ditu eta hurrengo ekuazioak aplikatzen ditu.
• Out = (Ay * Az) – katein • Out = (Ay * Az) + katein • Kanpora = (Ay * Az) – Ax • Kanpora = (Ay * Az) + Ax |
| Biderkatu Metatu | Koma mugikorreko biderketa egiten du, eta ondoren, puntu mugikorreko batuketa edo kenketa egiten du aurreko biderketaren emaitzarekin eta ekuazio hauek aplikatzen ditu:
• Out(t) = [Ay(t) * Az(t)] – Out (t-1) metatzean seinalea altua gidatzen da. • Out(t) = [Ay(t) * Az(t)] + Out (t-1) metatutako ataka altuera eramaten denean. • Out(t) = Ay(t) * Az(t) pilatutako ataka baxuan jartzen denean. |
| Bektore modua 1 | Koma mugikorreko biderketa egiten du eta jarraian koma mugikorreko batuketa edo kenketa egiten du aurreko DSP aldagaiaren blokeko chainin sarrerarekin eta ekuazio hauek aplikatzen ditu:. |
| jarraitu… | |
| DSP txantiloiak | Deskribapena |
| • Out = (Ay * Az) – katein
• Out = (Ay * Az) + katein • Kanpora = (Ay * Az) , katea = Ax |
|
| Bektore modua 2 | Koma mugikorreko biderketa egiten du non IP nukleoak biderketaren emaitza zuzenean kateatzera ematen duen. Ondoren, IP nukleoak aurreko DSP aldagaiaren blokearen kate-sarrera gehitzen edo kentzen du sarrerako Ax-etik irteerako emaitza gisa.
Modu honek ekuazio hauek aplikatzen ditu: • Out = Ax – chainin , chainout = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Ax , chainout = Ay * Az |
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP seinaleak
2. Irudia. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP seinaleak
Irudiak IP nukleoaren sarrera eta irteera seinaleak erakusten ditu.
3. taula. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP sarrera-seinaleak
| Seinalearen izena | Mota | Zabalera | Lehenetsia | Deskribapena |
| aizkora[31:0] | Sarrera | 32 | Baxua | Sarrerako datu-busa biderkatzaileari. Hemen eskuragarri:
• Gehitu modua • Biderkatu-Gehitu modua kateatze eta kateatze funtziorik gabe • 1. modu bektoriala • 2. modu bektoriala |
| bai[31:0] | Sarrera | 32 | Baxua | Sarrerako datu-busa biderkatzaileari.
Koma mugikorreko eragiketa modu guztietan eskuragarri. |
| az[31:0] | Sarrera | 32 | Baxua | Sarrerako datu-busa biderkatzaileari. Hemen eskuragarri:
• Biderkatu • Biderkatu Gehitu • Biderkatu Metatu • 1. modu bektoriala • 2. modu bektoriala |
| katea[31:0] | Sarrera | 32 | Baxua | Konektatu seinale hauek aurreko DSP IP nukleoko koma mugikorreko kate-seinaleetara. |
| clk[2:0] | Sarrera | 3 | Baxua | Sarrerako erloju-seinaleak erregistro guztientzat.
Erloju-seinale hauek sarrera-erregistro, kanalizazio-erregistro edo irteera-erregistroren bat ezarrita badago soilik daude erabilgarri Erlojua0 or Erlojua1 or Erlojua2. |
| ena[2:0] | Sarrera | 3 | Alta | Erlojua gaitu clk[2:0]. Seinale hauek aktibo-Altuak dira.
• ena[0]rentzat da Erlojua0 • ena[1]rentzat da Erlojua1 • ena[2]rentzat da Erlojua2 |
| aklr[1:0] | Sarrera | 2 | Baxua | Sarrerako seinale garbi asinkronoak erregistro guztietarako. Seinale hauek aktibo-altuak dira.
Erabili aklr[0] sarrera-erregistro eta erabilera guztietarako aklr[1] kanalizazio eta irteerako erregistro guztietarako. |
| metatu | Sarrera | 1 | Baxua | Sarrerako seinalea metagailuaren funtzioa gaitzeko edo desgaitzeko.
• Erabili seinale hau gehitzailearen irteerako feedbacka gaitzeko. • Desaktibatu seinale hau feedback-mekanismoa desgaitzeko. Seinale hau exekutatzen ari den bitartean balioztatu edo indargabetu dezakezu. Biderkatu pilatu moduan erabilgarri. |
| kateatua[31:0] | Irteera | 32 | — | Konektatu seinale hauek hurrengo DSP IP nukleoaren kate-seinaleetara. |
| emaitza[31:0] | Irteera | 32 | — | Irteera datu-busa IP nukleotik. |
Dokumentuen berrikuspen historia
Aldaketak Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Erabiltzailearen Gida
| Data | Bertsioa | Aldaketak |
| 2017eko azaroa | 2017.11.06 | Hasierako kaleratzea. |
Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. *Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.
Dokumentuak / Baliabideak
 |
intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdfErabiltzailearen gida Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
