F-Tile DisplayPort FPGA IP Diseinua Adibample
Erabiltzailearen Gida

F-Tile DisplayPort FPGA IP Diseinua Adibample

Intel® Quartus® Prime Design Suite-rako eguneratua: 22.2 IP bertsioa: 21.0.1

DisplayPort Intel FPGA IP Diseinua Adibample Hasierako gida azkarra

DisplayPort Intel® F-tile gailuek simulazio-banku bat eta hardware-diseinua dituzte, konpilazioa eta hardware-probak onartzen dituena, FPGA IP diseinua.ampIntel Agilex™-rako fitxategiak
DisplayPort Intel FPGA IP-k diseinu hau eskaintzen du adibidezamples:

• DisplayPort SST loopback paraleloa Pixel Clock Recovery (PCR) modulurik gabe
• DisplayPort SST loopback paraleloa AXIS Bideo Interfazearekin

Diseinu bat sortzen duzunean adibidezample, parametro editoreak automatikoki sortzen du filebeharrezkoa da diseinua hardwarean simulatu, konpilatu eta probatzeko.
1. Irudia Garapena StagesLotutako informazioa

• DisplayPort Intel FPGA IP Erabiltzailearen Gida
• Intel Quartus Prime Pro Editionra migratzen

Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik.
*Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.
ISO 9001:2015 Erregistratua
1.1. Direktorio Egitura
2. Irudia. Direktorioaren Egitura

Taula 1. Diseinua Adibample Osagaiak

Karpetak	Files
rtl/core	dp_core.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX eraikuntza-blokea)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX eraikuntza-blokea)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Hardware eta software eskakizunak
Intelek honako hardware eta software hauek erabiltzen ditu diseinua probatzeko, adibidezample:
Hardwarea

• Intel Agilex I-Series garapen kit
• DisplayPort iturburu GPU
• DisplayPort konketa (monitorea)
• Bitec DisplayPort FMC alaba txartela Revision 8C
• DisplayPort kableak

Softwarea

• Intel Quartus® Prime
• Synopsys* VCS simulagailua

1.3. Diseinua sortzea
Erabili DisplayPort Intel FPGA IP parametro editorea Intel Quartus Prime softwarean diseinua sortzeko adibidezample.
3. irudia. Diseinu-fluxua sortzea

1.  Hautatu Tresnak ➤ IP Katalogoa eta hautatu Intel Agilex F-tile helburuko gailu familia gisa.
   Oharra: Diseinua adibidezample Intel Agilex F-tile gailuak soilik onartzen ditu.
2. IP Katalogoan, kokatu eta egin klik bikoitza DisplayPort Intel FPGA IP. IP aldaera berria leihoa agertzen da.
3. Zehaztu goi-mailako izena zure IP aldakuntza pertsonalizaturako. Parametroen editoreak IP aldaketen ezarpenak gordetzen ditu a file izendatua .ip.
4. Hautatu Intel Agilex F-tile gailu bat Gailua eremuan, edo mantendu Intel Quartus Prime software-gailuaren hautaketa lehenetsia.
5. Sakatu Ados. Parametroen editorea agertzen da.
6. Konfiguratu nahi diren parametroak bai TX bai RX.
7. Diseinuaren azpian Adibample fitxan, hautatu DisplayPort SST Parallel Loopback PCR gabe.
8. Hautatu Simulazioa proba-bankua sortzeko, eta hautatu Sintesia hardwarearen diseinua sortzeko, adibidezample. Aukera hauetako bat gutxienez hautatu behar duzu diseinua sortzeko, adibidezample files. Biak hautatzen badituzu, belaunaldi-denbora luzeagoa izango da.
9. Target Development Kit-erako, hautatu Intel Agilex I-Series SOC Development Kit. Honek 4. urratsean hautatutako helburuko gailua garapen-kitaren gailuarekin bat etortzeko aldatzea eragiten du. Intel Agilex I-Series SOC Development Kit-erako, gailu lehenetsia AGIB027R31B1E2VR0 da.
10. Egin klik Sortu Adiample Diseinua.

1.4. Diseinua simulatzea
DisplayPort Intel FPGA IP diseinua adibidezample testbench-ek serieko loopback diseinua simulatzen du TX instantzia batetik RX instantzia batera. Barneko bideo-ereduen sorgailu-modulu batek DisplayPort TX instantzia gidatzen du eta RX instantzia bideo irteera testbench-eko CRC egiaztatzaileetara konektatzen da.
4. irudia. Diseinuaren simulazio-fluxua

1. Joan Synopsys simulator karpetara eta hautatu VCS.
2. Exekutatu simulazio-gidoia.
   Iturria vcs_sim.sh
3. Gidoiak Quartus TLG egiten du, proba-bankua konpilatu eta exekutatu simulagailuan.
4. Emaitza aztertu.
   Simulazio arrakastatsu bat Source eta Sink SRC konparazioarekin amaitzen da.

1.5. Diseinua osatzea eta probatzea
5. Irudia. Diseinua osatzea eta simulatzeaHardwarearen erakustaldi-proba bat konpilatu eta exekutatzeko adibidezampdiseinua, jarraitu urrats hauek:

1. Ziurtatu hardwarea adibidezample diseinuaren sorkuntza amaitu da.
2. Abiarazi Intel Quartus Prime Pro Edition softwarea eta ireki / quartus/agi_dp_demo.qpf.
3. Sakatu Prozesatzen ➤ Hasi konpilazioa.
4. Konpilazio arrakastatsuaren ondoren, Intel Quartus Prime Pro Edition softwareak .sof bat sortzen du file zehaztutako direktorioan.
5. Konektatu Bitec alaba txarteleko DisplayPort RX konektorea kanpoko DisplayPort iturri batera, hala nola ordenagailuko txartel grafikoa.
6. Konektatu Bitec alaba txarteleko DisplayPort TX konektorea DisplayPort konketa-gailu batera, hala nola, bideo analizatzaile batera edo ordenagailuko monitore batera.
7.  Ziurtatu garapen-taularen etengailu guztiak lehenetsitako posizioan daudela.
8. Konfiguratu hautatutako Intel Agilex F-Tile gailua garapen-taulan sortutako .sof erabiliz file (Tresnak ➤ Programatzailea).
9. DisplayPort konketa-gailuak bideo-iturburutik sortutako bideoa bistaratzen du.

Lotutako informazioa
Intel Agilex I-Series FPGA garapen kitaren erabiltzailearen gida/
1.5.1. ELF birsortzailea File
Berez, ELF file diseinu dinamikoa sortzen duzunean sortzen da adibidezample.
Hala ere, kasu batzuetan, ELF birsortu behar duzu file softwarea aldatzen baduzu file edo birsortu dp_core.qsys file. dp_core.qsys birsortzen file .sopcinfo eguneratzen du file, ELF birsortzea eskatzen duena file.

1. Joan /softwarea eta editatu kodea behar izanez gero.
2. Joan /script eta exekutatu eraikitze-script hau: source build_sw.sh
   • Windows-en, bilatu eta ireki Nios II Command Shell. Nios II Command Shell-en, joan hona /script eta exekutatu iturburua build_sw.sh.
   Oharra: Windows 10-n eraikitze-scripta exekutatzeko, zure sistemak Linux-erako Windows azpisistemak (WSL) behar ditu. WSL instalazio-urratsei buruzko informazio gehiago lortzeko, ikusi Nios II Software Developer Eskuliburua.
   • Linux-en, abiarazi Platform Designer eta ireki Tresnak ➤ Nios II Command Shell. Nios II Command Shell-en, joan hona /script eta exekutatu iturburua build_sw.sh.
3. Ziurtatu .iratxo bat file urtean sortzen da /software/ dp_demo.
4. Deskargatu sortutako .elf file FPGAra .sof birkonpilatu gabe file script hau exekutatuz: nios2-download /software/dp_demo/*.elf
5. Sakatu FPGA plakako berrezartzeko botoia software berria indarrean izan dezan.

1.6. DisplayPort Intel FPGA IP Diseinua Adibample Parametroak
2. taula. DisplayPort Intel FPGA IP Diseinua Adibample QSF muga Intel Agilex Ftile Device-rako

QSF Murrizketa	Deskribapena
set_global_assignment -izena VERILOG_MACRO "__DISPLAYPORT_support__=1"	Quartus 22.2-tik aurrera, QSF murrizketa hau behar da DisplayPort SRC pertsonalizatua (Soft Reset Controller) fluxua gaitzeko.

3. taula. DisplayPort Intel FPGA IP Diseinua Adibample Intel Agilex F-tile Device-ren parametroak

Parametroa	Balioa	Deskribapena
Diseinu erabilgarri Adibample
Hautatu Diseinua	•Inor ez •DisplayPort SST Paralelo Loopback PCR gabe •DisplayPort SST Loopback paraleloa AXIS Bideo Interfazearekin	Hautatu diseinua adibidezampsortu beharreko le. • Bat ere ez: diseinurik ez adibidezample dago eskuragarri uneko parametroa aukeratzeko. •DisplayPort SST Paralelo Loopback PCR gabe: diseinu hau adibidezample-ek loopback paraleloa erakusten du DisplayPort konketatik DisplayPort iturburura Pixel Clock Recovery (PCR) modulurik gabe Gaitu Bideo Sarrerako Irudiaren Portua parametroa aktibatzen duzunean. •DisplayPort SST Paralelo Loopback AXIS Bideo Interfazearekin: Diseinu hau adibidezample-ek loopback paraleloa erakusten du DisplayPort harraskatik DisplayPort iturburura AXIS Video interfazearekin Enable Active Video Data Protocols AXIS-VVP Full gisa ezartzen denean.
Diseinua Adibample Files
Simulazioa	Piztu itzali	Aukera hau aktibatu behar dena sortzeko files simulazio proba-bankurako.
Sintesia	Piztu itzali	Aukera hau aktibatu behar dena sortzeko files Intel Quartus Prime konpilaziorako eta hardware diseinurako.
Sortutako HDL formatua
Sortu File Formatua	Verilog, VHDL	Hautatu zure HDL formatua gogokoena sortutako diseinurako, adibidezample fileezarri. Oharra: aukera honek sortutako goi-mailako IP-aren formatua soilik zehazten du files. Beste guztiak files (adibample testbenches eta goi mailakoa files hardware erakustaldirako) Verilog HDL formatuan daude.
Helburuak garatzeko kit
Hautatu Arbela	• Garapen Kitrik ez •Intel Agilex I-Series Garapen Kit	Hautatu zuzendutako diseinurako taula, adibidezample.

Parametroa	Balioa	Deskribapena
		• Garapen kitrik gabe: aukera honek diseinurako hardware-alderdi guztiak baztertzen ditu, adibidezample. P nukleoak pin esleipen guztiak pin birtualetan ezartzen ditu. •Intel Agilex I-Series FPGA Development Kit: aukera honek automatikoki hautatzen du proiektuaren xede-gailua garapen-kit honetako gailuarekin bat etor dadin. Helburuko gailua alda dezakezu Aldatu helburuko gailua parametroa erabiliz, zure taularen berrikuspenak gailuaren aldaera desberdina badu. IP nukleoak pin esleipen guztiak ezartzen ditu garapen-kitaren arabera. Oharra: Aurretiazko Diseinua AdibampLekua ez dago hardwarean funtzionalki egiaztatuta Quartus bertsio honetan. •Kit garapen pertsonalizatua: aukera honek diseinua ahalbidetzen du adibidezampIntel FPGA batekin hirugarrenen garapen-kit batean probatu behar da. Baliteke pin-esleipenak zure kabuz ezarri behar izatea.
Xede Gailua
Aldatu xede gailua	Piztu itzali	Aktibatu aukera hau eta hautatu garapen-kitaren gailuaren aldaera hobetsia.

Loopback diseinu paraleloa Adibamples

DisplayPort Intel FPGA IP diseinua adibidezampDisplayPort RX instantziatik DisplayPort TX instantziara loopback paraleloa erakusten dute Pixel Clock Recovery (PCR) modulurik gabe.
4. taula. DisplayPort Intel FPGA IP Diseinua AdibampIntel Agilex F-tile gailurako le

Diseinua Adibample	Izendapena	Datu-tasa	Kanal modua	Loopback mota
DisplayPort SST loopback paraleloa PCRrik gabe	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	PCRrik gabeko paraleloa
DisplayPort SST loopback paraleloa AXIS Bideo Interfazearekin	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	AXIS Bideo Interfazearekin paraleloan

2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Diseinua Ezaugarriak
SST loopback diseinu paraleloa adibidezampbideo-korronte bakar baten transmisioa erakusten dute DisplayPort konketatik DisplayPort iturrira.
Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. *Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.
ISO 9001:2015 Erregistratua
6. Irudia. Intel Agilex F-tile DisplayPort SST Parallel Loopback PCR gabe

• Aldaera honetan, DisplayPort iturriaren parametroa, TX_SUPPORT_IM_ENABLE, aktibatuta dago eta bideo-irudien interfazea erabiltzen da.
• DisplayPort konketa-k kanpoko bideo-iturritik (adibidez, GPU) bideo- edo audio-streaminga jasotzen du eta bideo-interfaze paraleloan deskodetzen du.
• DisplayPort konketa bideo-irteerak DisplayPort iturburuko bideo-interfazea zuzenean gidatzen du eta DisplayPort esteka nagusian kodetzen du monitorera transmititu aurretik.
• IOPLL-k maiztasun finko batean gidatzen ditu DisplayPort konketa eta iturburuko bideo-erlojuak.
• DisplayPort konketa eta iturburuko MAX_LINK_RATE parametroa HBR3-n konfiguratuta badago eta PIXELS_PER_CLOCK Quad-ean konfiguratuta badago, bideo-erlojuak 300 MHz funtzionatuko du 8Kp30 pixel-tasa onartzen duen (1188/4 = 297 MHz).

7. Irudia. Intel Agilex F-tile DisplayPort SST Loopback paraleloa AXIS bideoarekin Interfazea

• Aldaera honetan, DisplayPort iturburua eta konketa parametroa, hautatu AXIS-VVP FULL ENABLE ACTIVE VIDEO DATU PROTOKOLOAK Axis Video Data Interface gaitzeko.
• DisplayPort konketa-k kanpoko bideo-iturritik (adibidez, GPU) bideo- edo audio-streaminga jasotzen du eta bideo-interfaze paraleloan deskodetzen du.
• DisplayPort Sink-ek bideo-datuen korrontea ardatzeko bideo-datu bihurtzen du eta DisplayPort iturburu-ardatzaren bideo-datuen interfazea gidatzen du VVP Video Frame Buffer-en bidez. DisplayPort Iturburuak ardatzen bideo datuak DisplayPort esteka nagusi bihurtzen ditu monitorera transmititu aurretik.
• Diseinuaren aldaera honetan, hiru bideo-erloju nagusi daude, hots, rx/tx_axi4s_clk, rx_vid_clk eta tx_vid_clk. axi4s_clk 300 MHz-n exekutatzen da AXIS moduluetarako Source eta Sink-en. rx_vid_clk-k DP Sink Video kanalizazioa 300 MHz-n exekutatzen du (8Kp30 4PIP arteko edozein bereizmen onartzeko), tx_vid_clk-ek, berriz, DP Source Video kanalizazioa Pixel Clock maiztasun errealean (PIPen arabera banatuta) exekutatzen du.
• Diseinu-aldaera honek tx_vid_clk maiztasuna automatikoki konfiguratzen du I2C programazioaren bidez SI5391B OSC barneko diseinuak bereizmenaren etengailua detektatzen duenean.
• Diseinu-aldaera honek DisplayPort softwarean aurrez definitutako bereizmen kopuru finko bat baino ez du erakusten, hau da:
  — 720p60, RGB
  — 1080p60, RGB
  — 4K30, RGB
  — 4K60, RGB

2.2. Erlojuaren eskema
Erlojuaren eskemak DisplayPort Intel FPGA IP diseinuko erloju-domeinuak erakusten ditu, adibidezample.
8. Irudia. Intel Agilex F-tile DisplayPort Transceiver erloju-eskema5. taula. Erlojuaren eskemaren seinaleak

Erlojua diagraman	Deskribapena
SysPLL refclk	F-tile System PLL erreferentziako erlojua, irteerako maiztasun horretarako Sistema PLLrekin zati daitekeen edozein erloju-maiztasuna izan daitekeena. Diseinu honetan adibidezample, system_pll_clk_link eta rx/tx refclk_link 150 MHz SysPLL refclk bera partekatzen dute.

Erlojua diagraman	Deskribapena
	Doako erloju bat izan behar du, transceptor dedikatuaren erreferentziako erlojuaren pin batetik Reference eta System PLL Clocks IP-en sarrerako erloju atakara konektatuta dagoena, dagokion irteerako ataka DisplayPort Phy Top-era konektatu aurretik. Oharra: diseinu honetarako adibidezample, konfiguratu Clock Controller GUI Si5391A OUT6 150 MHz-ra.
sistema pll clk esteka	DisplayPort tasa guztiak onartzen dituen System PLL irteerako maiztasuna 320 MHz da. Diseinu hau adibidezample 900 MHz (altuena) irteerako maiztasuna erabiltzen du SysPLL refclk 150 MHz den rx/tx refclk_link-ekin partekatu ahal izateko.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR eta Tx PLL Link refclk 150 MHz-ra finkatuta DisplayPort datu-tasa guztiak onartzeko.
rx_ls_clkout / tx_ls_clkout	DisplayPort Link Speed ​​Clock DisplayPort IP nukleoa ikusteko. Datu-tasaren baliokidea den maiztasuna datu paraleloen zabalerarekin zatitzen du. Example: Maiztasuna = datu-tasa / datu-zabalera = 8.1G (HBR3) / 40 bit = 202.5 ​​MHz

2.3. Simulazio proba-bankua
Simulazio proba-bankuak DisplayPort TX serieko loopback RX-ra simulatzen du.
9. Irudia. DisplayPort Intel FPGA IP Simplex moduko simulazioa proba-bankuaren bloke-diagrama6. Taula. Testbankuaren osagaiak

Osagaia	Deskribapena
Bideo-ereduen sorgailua	Sorgailu honek konfigura ditzakezun kolore-barra ereduak sortzen ditu. Bideo formatuaren denbora parametroa dezakezu.
Testbench Kontrola	Bloke honek simulazioaren proba-sekuentzia kontrolatzen du eta beharrezko estimulu-seinaleak sortzen ditu TX nukleora. Testbench-eko kontrol-blokeak CRC balioa ere irakurtzen du iturritik zein harraskatik, konparaketak egiteko.
RX Link Speed ​​Clock Frequency Checker	Egiaztatzaile honek egiaztatzen du berreskuratutako erloju-maiztasuna RX transzeitorea nahi den datu-abiadurarekin bat datorrela.
TX Link Speed ​​Clock Frequency Checker	Egiaztatzaile honek egiaztatzen du berreskuratutako erloju-maiztasuna berreskuratutako TX transzeitorea nahi den datu-abiadurarekin bat datorren.

Simulazio proba-bankuak egiaztapen hauek egiten ditu:
7. taula. Proba-bankuaren egiaztapenak

Proba-irizpideak	Egiaztapena
• Link Training Data Rate HBR3-n • Irakurri DPCD erregistroak DP Egoerak TX eta RX Link Speed ​​maiztasuna ezartzen eta neurtzen duen egiaztatzeko.	Lotura-abiadura neurtzeko Frequency Checker integratzen du Erlojuaren maiztasun-irteera TX eta RX transceptor-etik.
• Exekutatu bideo eredua TXtik RXra. • Egiaztatu CRC bai iturrirako eta bai harraskarako, bat datozen egiaztatzeko	• Bideo-ereduen sorgailua DisplayPort iturburura konektatzen du bideo-eredua sortzeko. • Testbench-eko kontrolak DPTX eta DPRX erregistroetatik Iturria eta Sink CRC irakurtzen ditu eta CRC balioak berdinak direla ziurtatzeko konparatzen du. Oharra: CRC kalkulatzen dela ziurtatzeko, Support CTS test automatizazio parametroa gaitu behar duzu.

Dokumentuen berrikuspenaren historia F-Tile DisplayPort Intel FPGA IP Diseinua Adibample Erabiltzailearen Gida

Dokumentuaren bertsioa	Intel Quartus Prime bertsioa	IP bertsioa	Aldaketak
2022.09.02	22.	20.0.1	•Dokumentuaren izenburua aldatu da DisplayPort Intel Agilex F-Tile FPGA IP Design Example F-Tile DisplayPort Intel FPGA IP Diseinuaren Erabiltzailearen Gida Adibample Erabiltzailearen Gida. • AXIS Bideo Diseinua gaituta Adibample aldaera. • Tasa estatikoko diseinua kendu eta tasa anitzeko diseinuarekin ordeztu zenample. •Oharra kendu du DisplayPort Intel FPGA IP Design ExampIntel Quartus Prime 21.4 softwarearen bertsioak Preliminary Design Ex bakarrik onartzen duela dio Abiatzeko Gida azkarra.amples. • Direktorioaren Egituraren irudia irudi zuzenarekin ordezkatu du. •ELF birsortzea atal bat gehitu da File Diseinua Konpilatu eta Probatu atalean. •Hardware eta software eskakizunen atala eguneratu da hardware gehigarria sartzeko eskakizunak.
2021.12.13	21.	20.0.0	Hasierako kaleratzea.

Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik.
*Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.
ISO 9001:2015 Erregistratua

Lineako bertsioa
Bidali Iritzia
UG-20347
ID: 709308
Bertsioa: 2022.09.02

Dokumentuak / Baliabideak

intel F-Tile DisplayPort FPGA IP Diseinua Adibample [pdfErabiltzailearen gida F-Tile DisplayPort FPGA IP Diseinua Adibample, F-Tile DisplayPort, DisplayPort, FPGA IP Diseinua Adibample, IP Diseinua Adibample, UG-20347, 709308

Erreferentziak

• Erabiltzailearen eskuliburua