F Tile Serial Lite IV Intel FPGA IP Erabiltzailearen Gida

Edukiak ezkutatu

1 F Tile Serial Lite IV Intel FPGA IP

2 Dokumentuak / Baliabideak

2.1 Erreferentziak

3 Erlazionatutako mezuak

F Tile Serial Lite IV Intel FPGA IP

View Fullscreen

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida
Intel® Quartus® Prime Design Suite-rako eguneratua: 22.1 IP bertsioa: 5.0.0

Lineako bertsioa Bidali iritzia

UG-20324

ID: 683074 Bertsioa: 2022.04.28

Edukiak
Edukiak
1. F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gidari buruz……………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview……………………………………………………………. 6 2.1. Oharrari buruzko informazioa……………………………………………………………………………………………..7 2.2. Onartutako Ezaugarriak………………………………………………………………………………….. 7 2.3. IP bertsioaren euskarria maila……………………………………………………………………………………………..8 2.4. Gailuaren Abiadura-kalifikazioaren euskarria………………………………………………………………………………..8 2.5. Baliabideen Erabilera eta Latentzia……………………………………………………………………………….. 9 2.6. Banda-zabaleraren eraginkortasuna………………………………………………………………………………. 9
3. Hasteko.................................................................................................................................. 11 3.1. Intel FPGA IP nukleoak instalatzea eta lizentziatzea…………………………………………………… 11 3.1.1. Intel FPGA IP Ebaluazio Modua…………………………………………………………………. 11 3.2. IP parametroak eta aukerak zehaztea…………………………………………………… 14 3.3. Sortu File Egitura…………………………………………………………………………………… 14 3.4. Intel FPGA IP nukleoak simulatzea…………………………………………………………………… 16 3.4.1. Diseinua simulatzea eta egiaztatzea………………………………………………………….. 17 3.5. IP nukleoak sintetizatzea EDAko beste tresnetan ……………………………………………………. 17 3.6. Diseinu osoa osatzea……………………………………………………………………………………..18
4. Deskribapen Funtzionala…………………………………………………………………………………………….. 19 4.1. TX Datu-bidea…………………………………………………………………………………………………………..20 4.1.1. TX MAC egokitzailea……………………………………………………………………………….. 21 4.1.2. Kontrol-hitza (CW) txertatzea………………………………………………………………… 23 4.1.3. TX CRC………………………………………………………………………………………………28 4.1.4. TX MII kodetzailea…………………………………………………………………………………….29 4.1.5. TX PCS eta PMA………………………………………………………………………………….. 30 4.2. RX datu-bidea ………………………………………………………………………………………………………………. 30 4.2.1. RX PCS eta PMA…………………………………………………………………………………….. 31 4.2.2. RX MII deskodetzailea……………………………………………………………………………………… 31 4.2.3. RX CRC…………………………………………………………………………………………….. 31 4.2.4. RX Okertzea…………………………………………………………………………………………….32 4.2.5. RX CW kentzea……………………………………………………………………………………35 4.3. F-Tile Serial Lite IV Intel FPGA IP Erlojuaren Arkitektura……………………………………………………. 36 4.4. Berrezarri eta estekaren hastapena………………………………………………………………………..37 4.4.1. TX berrezarri eta hasierako sekuentzia……………………………………………………………. 38 4.4.2. RX berrezarri eta hasierako sekuentzia…………………………………………………………. 39 4.5. Lotura-tasa eta banda-zabaleraren eraginkortasunaren kalkulua……………………………………………….. 40
5. Parametroak……………………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP Interfaze Seinaleak………………………………………………………….. 44 6.1. Erlojuaren Seinaleak………………………………………………………………………………………………….44 6.2. Seinaleak berrezarri……………………………………………………………………………………………… 44 6.3. MAC Seinaleak………………………………………………………………………………………………….. 45 6.4. Transceptor birkonfigurazio seinaleak………………………………………………………………………… 48 6.5. PMA seinaleak………………………………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 2

Bidali Iritzia

Edukiak
7. F-Tile Serial Lite IV Intel FPGA IP-rekin diseinatzea………………………………………………… 51 7.1. Berrezarri jarraibideak…………………………………………………………………………………….. 51 7.2. Erroreak kudeatzeko jarraibideak…………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP Erabiltzailearen Gidaren Artxiboak……………………………………………………. 52 9. F-Tile Serial Lite IV Intel FPGA IP erabiltzailearen gidarako dokumentuen berrikuspenaren historia………53

Bidali Iritzia

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 3

683074 | 2022.04.28/XNUMX/XNUMX Bidali iritzia

1. F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gidari buruz

Dokumentu honek IP ezaugarriak, arkitekturaren deskribapena, sortzeko urratsak eta F-Tile Serial Lite IV Intel® FPGA IP diseinatzeko jarraibideak deskribatzen ditu Intel AgilexTM gailuetako F-tile transceptoresak erabiliz.

Aurreikusitako publikoa

Dokumentu hau erabiltzaile hauei zuzenduta dago:
· Diseinu arkitektoak IP aukeraketa egiteko sistema-mailako diseinu-plangintza-fasean
· Hardware-diseinatzaileak IPa beren sistema-mailako diseinuan integratzean
· Balidazio-ingeniariak sistema-mailako simulazio eta hardwarearen baliozkotze faseetan

Lotutako dokumentuak

Ondorengo taulak F-Tile Serial Lite IV Intel FPGA IP-rekin erlazionatutako beste erreferentzia-dokumentuak zerrendatzen ditu.

1. taula.

Lotutako dokumentuak

Erreferentzia

F-Tile Serial Lite IV Intel FPGA IP Diseinua Adibample Erabiltzailearen Gida

Intel Agilex gailuaren datu-orria

Deskribapena
Dokumentu honek F-Tile Serial Lite IV Intel FPGA IP diseinuaren sorrera, erabilera-jarraibideak eta deskribapen funtzionala eskaintzen ditu.ampIntel Agilex gailuetan.
Dokumentu honek Intel Agilex gailuen ezaugarri elektrikoak, kommutazio ezaugarriak, konfigurazio-zehaztapenak eta denbora deskribatzen ditu.

2. taula.
CW RS-FEC PMA TX RX PAM4 NRZ

Siglak eta Glosarioa Akronimoen zerrenda
Akronimoa

Hedapena Kontrol Hitza Reed-Solomon Aurrera Akatsen Zuzenketa Fisikoa Ertain Eranskina Transmisore Hargailua Pultsu-Amplitude Modulazioa 4-maila Ez-itzulera zerora

jarraitu…

Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. *Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.

ISO 9001:2015 Erregistratua

1. F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gidari buruz 683074 | 2022.04.28/XNUMX/XNUMX

PCS MII XGMII

Akronimoa

Hedapena Kodetze fisikoa Azpigeruza Media Interfaze Independentea 10 Gigabit Media Interfaze Independentea

Bidali Iritzia

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 5

683074 | 2022.04.28/XNUMX/XNUMX Bidali iritzia

2. F-Tile Serial Lite IV Intel FPGA IP Overview

1. irudia.

F-Tile Serial Lite IV Intel FPGA IP banda zabalera handiko datuen komunikaziorako egokia da txip-tik txip, plaka-taula eta backplane aplikazioetarako.

F-Tile Serial Lite IV Intel FPGA IP-k multimedia sarbide kontrola (MAC), kodetze fisikoaren azpigeruza (PCS) eta euskarri fisikoaren eranskinak (PMA) blokeak ditu. IPak 56 Gbps-ko datu-transferentzia-abiadura onartzen du errei bakoitzeko gehienez lau PAM4 erreirekin edo 28 Gbps errei bakoitzeko gehienez 16 NRZ erreirekin. IP honek banda-zabalera handia, goi-kopuru baxuko fotogramak, I/O kopuru txikia eskaintzen ditu eta eskalagarritasun handia onartzen du errei-kopuruetan eta abiaduran. IP hau erraz birkonfigura daiteke datu-tasa ugari onartzen dituena F-tile transceptorearen Ethernet PCS moduarekin.

IP honek bi transmisio modu onartzen ditu:
· Oinarrizko modua: streaming modu hutsa da, non datuak paketearen hasiera, ziklo huts eta pakete amaierarik gabe bidaltzen diren banda zabalera handitzeko. IPak baliozko lehen datuak hartzen ditu eztanda baten hasiera gisa.
· Modu osoa: paketeen transferentzia modua da. Modu honetan, IP-ak leherketa eta sinkronizazio ziklo bat bidaltzen ditu pakete baten hasieran eta amaieran mugatzaile gisa.

F-Tile Serial Lite IV Goi Mailako Bloke Diagrama

Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n bide-bit (NRZ modua)/ 2*n bide-bit (PAM4 modua)

TX MAC

Egokigailua txertatu

MII KODEA

PC pertsonalizatuak

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n Lanes Bits (PAM4 modua)/ n Lanes Bits (NRZ modua)
TX Serie Interfazea

Avalon Streaming Interface RX
64*n bide-bit (NRZ modua)/ 2*n bide-bit (PAM4 modua)

RX PCS

CW RMV

MAHAIA

MII

& LERROKATU DESKODEA

RX MII

EMIB

DESKODETZEKO BLOKEEN SINCRONIZAZIOA ETA FEC DESCRAMBLER

RX PMA

ESK

2n Lanes Bit (PAM4 modua)/ n Lanes Bit (NRZ modua) RX Serie Interfazea
Avalon Memory-Mapped Interface Erregistro konfigurazioa

Kondaira

Logika biguna

Logika gogorra

ISO 9001:2015 Erregistratua

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

F-Tile Serial Lite IV Intel FPGA IP diseinua sor dezakezu adibidezampIP ezaugarriei buruz gehiago jakiteko. Ikusi F-Tile Serial Lite IV Intel FPGA IP Design Example Erabiltzailearen Gida.
Lotutako informazioa · Deskribapen funtzionala 19. orrialdean · F-Tile Serial Lite IV Intel FPGA IP Design Example Erabiltzailearen Gida

2.1. Argitaratze informazioa

Intel FPGA IP bertsioak Intel Quartus® Prime Design Suite softwarearen bertsioekin bat datoz v19.1 arte. Intel Quartus Prime Design Suite softwarearen 19.2 bertsioan hasita, Intel FPGA IP-k bertsio-eskema berri bat du.

Intel FPGA IP bertsioa (XYZ) zenbakia alda daiteke Intel Quartus Prime softwarearen bertsio bakoitzarekin. Aldaketa bat:

· X-k IParen berrikuspen garrantzitsu bat adierazten du. Intel Quartus Prime softwarea eguneratzen baduzu, IP-a birsortu behar duzu.
· Y-k IPak ezaugarri berriak dituela adierazten du. Sortu zure IPa eginbide berri hauek sartzeko.
· Z-k IPak aldaketa txikiak dituela adierazten du. Birsortu zure IP aldaketa hauek sartzeko.

3. taula.

F-Tile Serial Lite IV Intel FPGA IP bertsioaren informazioa

Elementuaren IP bertsioa Intel Quartus Prime bertsioa kaleratze data Eskaera-kodea

5.0.0 22.1 2022.04.28 IP-SLITE4F

Deskribapena

2.2. Onartutako Ezaugarriak
Hurrengo taulak F-Tile Serial Lite IV Intel FPGA IP-n eskuragarri dauden funtzioak zerrendatzen ditu:

Bidali Iritzia

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

4. taula.

F-Tile Serial Lite IV Intel FPGA IP Ezaugarriak

Ezaugarri

Deskribapena

Datuen transferentzia

· PAM4 modurako:
— FHT-k 56.1, 58 eta 116 Gbps bakarrik onartzen ditu errei bakoitzeko, gehienez 4 erreirekin.
— FGTk 58 Gbps onartzen ditu errei bakoitzeko gehienez 12 erreirekin.
Ikus 18. orrialdeko 42. Taulara PAM4 modurako onartzen diren transceptor datu-tazei buruzko xehetasun gehiago lortzeko.
· NRZ modurako:
— FHTk 28.05 eta 58 Gbps bakarrik onartzen ditu errei bakoitzeko, gehienez 4 erreirekin.
— FGTk 28.05 Gbps onartzen ditu errei bakoitzeko gehienez 16 erreirekin.
Ikus 18. orrialdeko 42. Taulara NRZ modurako onartzen diren transceptor datu-tarifei buruzko xehetasun gehiago lortzeko.
· Etengabeko streaming (Oinarrizkoa) edo pakete (Osoa) moduak onartzen ditu.
· Goiko marko baxuko paketeak onartzen ditu.
· Byte-kopuruaren transferentzia onartzen du leherketa-tamaina bakoitzeko.
· Erabiltzaileak abiarazitako edo errei-lerroketa automatikoa onartzen du.
· Lerrokatze-aldi programagarria onartzen du.

PCS

· IP logika gogorra erabiltzen du, Intel Agilex F-tile transceptor-ekin interfazea, baliabide logika bigunak murrizteko.
· PAM4 modulazio modua onartzen du 100GBASE-KP4 zehaztapenerako. RS-FEC beti gaituta dago modulazio modu honetan.
· NRZ onartzen du aukerako RS-FEC modulazio moduarekin.
· 64b/66b kodeketa deskodetzea onartzen du.

Erroreak hautematea eta maneiatzea

· CRC erroreen egiaztapena onartzen du TX eta RX datu-bideetan. · RX estekaren erroreen egiaztapena onartzen du. · RX PCS erroreak hautematea onartzen du.

Interfazeak

· Esteka independenteekin duplex osoko paketeen transferentzia soilik onartzen du.
· Puntutik puntuko interkonexioa erabiltzen du transferentzia latentzia txikiko FPGA gailu anitzekin.
· Erabiltzaileak definitutako komandoak onartzen ditu.

2.3. IP bertsioaren euskarria maila

Intel Quartus Prime softwarea eta Intel FPGA gailuaren euskarria F-Tile Serial Lite IV Intel FPGA IP-rako honako hau da:

5. taula.

IP bertsioa eta euskarria maila

Intel Quartus Prime 22.1

Gailua Intel Agilex F-tile transceptores

IP Bertsioa Simulazioa Konpilazioa Hardware Diseinua

5.0.0

2.4. Gailuaren Abiadura-mailaren laguntza
F-Tile Serial Lite IV Intel FPGA IP-k abiadura-maila hauek onartzen ditu Intel Agilex F-tile gailuetarako: · Transceptor-en abiadura-maila: -1, -2 eta -3 · Nukleoaren abiadura-maila: -1, -2 eta - 3

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 8

Bidali Iritzia

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Lotutako informazioa
Intel Agilex gailuaren datu-orriari buruzko informazio gehiago Intel Agilex F-tile transceptoreetan onartzen den datu-tasari buruz.

2.5. Baliabideen Erabilera eta Latentzia

F-Tile Serial Lite IV Intel FPGA IPrako baliabideak eta latentzia Intel Quartus Prime Pro Edition 22.1 software bertsiotik lortu dira.

6. taula.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP Baliabideen erabilera
Latentziaren neurketa TX nukleoaren sarreratik RX nukleoaren irteeraraino joan-etorriko latentzian oinarritzen da.

Transceptor Mota

Aldaera

Datu-bide kopurua RS-FEC ALM modua

Latentzia (TX core erlojuaren zikloa)

FGT

28.05 Gbps NRZ 16

Oinarrizko Ezinduak 21,691 65

Ezintasun osoa 22,135 65

Oinarrizko Gaituta 21,915 189

Guztiz Gaituta 22,452 189

58 Gbps PAM4 12

Oinarrizko Gaituta 28,206 146

Guztiz Gaituta 30,360 146

FHT

58 Gbps NRZ

Oinarrizko Gaituta 15,793 146

Guztiz Gaituta 16,624 146

58 Gbps PAM4 4

Oinarrizko Gaituta 15,771 154

Guztiz Gaituta 16,611 154

116 Gbps PAM4 4

Oinarrizko Gaituta 21,605 128

Guztiz Gaituta 23,148 128

2.6. Banda-zabaleraren eraginkortasuna

7. taula.

Banda-zabaleraren eraginkortasuna

Aldagaiak Transceptor modua

PAM4

Streaming modua RS-FEC

Guztiz gaituta

Oinarrizko gaituta

Serie-interfazearen bit-tasa Gbps-tan (RAW_RATE)
Transferentzia baten leherketaren tamaina hitz-kopuruan (BURST_SIZE) (1)
Lerrokatze-aldia erloju-zikloan (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Ezarpenak

NRZ

Osoa

Ezindua

Gaituta

28.0

2,048

4,096

Oinarrizko Ezgaituak 28.0

Gaituta 28.0

4,194,304

4,096

4,096 jarraitu...

(1) Oinarrizko modurako BURST_SIZE infinitura hurbiltzen da, beraz, kopuru handia erabiltzen da.

Bidali Iritzia

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Aldagaiak

Ezarpenak

64/66b kodetzea

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Leherketa baten tamainaren gainkostua hitz kopuruan (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Lerrokatze-markatzailearen aldia 81,915 erloju-zikloan (ALIGN_MARKER_PERIOD)

81,915

81,916

Lerrokatze-markagailuaren zabalera 5etan

erlojuaren zikloa

(ALIGN_MARKER_WIDTH)

Banda zabaleraren eraginkortasuna (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Tasa eraginkorra (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Erabiltzailearen erlojuaren gehieneko maiztasuna (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Lotutako informazioa Estekaren tasa eta banda-zabaleraren eraginkortasunaren kalkulua 40. orrialdean

(2) Modu osoan, BURST_SIZE_OVHD tamainak datu-korronte bateko START/END parekatutako Kontrol-hitzak barne hartzen ditu.
(3) Oinarrizko moduan, BURST_SIZE_OVHD 0 da, ez dagoelako START/END erreproduzitzerakoan.
(4) Ikus lotura-tasa eta banda-zabaleraren eraginkortasunaren kalkulua banda-zabaleraren eraginkortasuna kalkulatzeko.
(5) Jo ezazu lotura tasa eta banda zabaleraren eraginkortasunaren kalkulua tasa eraginkorra kalkulatzeko.
(6) Erabiltzaileen erlojuaren maiztasun maximoa kalkulatzeko lotura-tasa eta banda-zabaleraren eraginkortasunaren kalkulua ikusi.

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 10

Bidali Iritzia

683074 | 2022.04.28/XNUMX/XNUMX Bidali iritzia

3. Hasteko

3.1. Intel FPGA IP nukleoak instalatzea eta lizentzia ematea

Intel Quartus Prime softwarearen instalazioak Intel FPGA IP liburutegia barne hartzen du. Liburutegi honek IP nukleo erabilgarri asko eskaintzen ditu produkzioan erabiltzeko lizentzia gehigarririk beharrik gabe. Intel FPGA IP nukleo batzuek lizentzia bereizi bat erostea eskatzen dute ekoizpen erabiltzeko. Intel FPGA IP Ebaluazio Moduak baimendutako Intel FPGA IP nukleo hauek simulazioan eta hardwarean ebaluatzeko aukera ematen du, ekoizpen osoko IP core lizentzia bat erostea erabaki aurretik. Intel IP nukleo lizentziadunentzako ekoizpen-lizentzia osoa erosi behar duzu hardware-probak amaitu ondoren eta IPa produkzioan erabiltzeko prest zaudenean.

Intel Quartus Prime softwareak lehenespenez kokapen hauetan instalatzen ditu IP nukleoak:

2. irudia.

IP Core Instalazio Bidea
intelFPGA(_pro) quartus - Intel Quartus Prime software ip-a dauka - Intel FPGA IP liburutegia eta hirugarrenen IP nukleoak altera - Intel FPGA IP liburutegiaren iturburu kodea dauka – Intel FPGA IP iturria dauka files

8. taula.

IP Core Instalazio-kokapenak

Kokapena

Softwarea

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Plataforma Windows* Linux*

Oharra:

Intel Quartus Prime softwareak ez du espaziorik onartzen instalazio-bidean.

3.1.1. Intel FPGA IP ebaluazio modua
Doako Intel FPGA IP Ebaluazio Moduak baimendutako Intel FPGA IP nukleoak simulazioan eta hardwarean ebalua ditzakezu erosi aurretik. Intel FPGA IP Ebaluazio Moduak ebaluazio hauek onartzen ditu lizentzia gehigarririk gabe:
· Simulatu Intel FPGA IP nukleo lizentziadun baten portaera zure sisteman. · Egiaztatu IP nukleoaren funtzionaltasuna, tamaina eta abiadura azkar eta erraz. · Sortu denbora mugatuko gailuen programazioa files IP nukleoak barne hartzen dituzten diseinuetarako. · Programatu gailu bat zure IP nukleoarekin eta egiaztatu zure diseinua hardwarean.

ISO 9001:2015 Erregistratua

3. Hasteko
683074 | 2022.04.28
Intel FPGA IP Ebaluazio Moduak funtzionamendu modu hauek onartzen ditu:
· Tethered: Intel FPGA IP lizentziadun diseinua mugagabean exekutatzeko aukera ematen du zure plakaren eta ordenagailu ostalariaren arteko konexio batekin. Lotutako moduak serieko proba baterako ekintza-talde bat behar du (JTAG) J-ren artean konektatutako kableaTAG zure plakako ataka eta ordenagailu ostalarian, zeinak Intel Quartus Prime Programatzailea exekutatzen duen hardwarearen ebaluazio-aldiaren iraupena duen bitartean. Programatzaileak Intel Quartus Prime softwarearen gutxieneko instalazioa besterik ez du behar, eta ez du Intel Quartus Prime lizentziarik behar. Ostalari-ordenagailuak ebaluazio-denbora kontrolatzen du gailura aldizkako seinale bat bidaliz J-ren bidezTAG portua. Diseinuko lizentziadun IP nukleo guztiek estekatu moduan onartzen badute, ebaluazio-denbora exekutatzen da edozein IP nukleoen ebaluazio iraungi arte. IP nukleo guztiek ebaluazio-denbora mugagabea onartzen badute, gailuak ez du denborarik iraungiko.
· Atethered: baimendutako IPa duen diseinua denbora mugatu batean exekutatzea ahalbidetzen du. IP nukleoa loturarik gabeko modura itzultzen da gailua Intel Quartus Prime softwarea exekutatzen duen ostalari ordenagailutik deskonektatzen bada. IP nukleoa lotu gabeko modura itzultzen da diseinuko beste edozein IP nukleo lizentziadun estekatu modua onartzen ez badu.
Diseinuko Intel FPGA IP lizentziadunentzako ebaluazio-denbora amaitzen denean, diseinuak funtzionatzeari uzten dio. Intel FPGA IP Ebaluazio Modua erabiltzen duten IP nukleo guztiek aldi berean iraungitzen dute diseinuko edozein IP nukleoek iraungitzen dutenean. Ebaluazio-denbora amaitzen denean, FPGA gailua birprogramatu behar duzu hardware egiaztatzen jarraitu aurretik. IP nukleoaren erabilera hedatzeko produkziorako, erosi IP nukleorako ekoizpen lizentzia osoa.
Lizentzia erosi eta ekoizpen-lizentzia-gako osoa sortu behar duzu gailu mugagabeko programazioa sortu aurretik file. Intel FPGA IP Ebaluazio Moduan, Konpilatzaileak denbora mugatuko gailuen programazioa soilik sortzen du file ( _time_limited.sof) denbora-mugan iraungitzen dena.

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 12

Bidali Iritzia

3. Lehen urratsak 683074 | 2022.04.28/XNUMX/XNUMX

3. irudia.

Intel FPGA IP Ebaluazio Moduaren Fluxua
Instalatu Intel Quartus Prime softwarea Intel FPGA IP Liburutegiarekin

Parametrizatu eta instantziatu lizentziadun Intel FPGA IP Core

Egiaztatu IPa onartzen den simulagailu batean

Konpilatu diseinua Intel Quartus Prime softwarean

Sortu denbora mugatuko gailuen programazioa File

Programatu Intel FPGA gailua eta egiaztatu funtzionamendua taulan
IP ez dago produkzioan erabiltzeko prest?
Bai Erosi produkzio osoa
IP Lizentzia

Oharra:

Sartu lizentziadun IP produktu komertzialetan
Jo ezazu IP nukleo bakoitzaren erabiltzailearen gidaliburua parametrizatzeko urratsak eta ezarpenaren xehetasunak ikusteko.
Intel-ek IP nukleoak eserleku bakoitzeko lizentziak ematen ditu betirako. Lizentzia tasak lehen urteko mantentze-lanak eta laguntzak barne hartzen ditu. Mantentze-kontratua berritu behar duzu eguneraketak, akatsen konponketak eta laguntza teknikoa jasotzeko lehen urteaz gain. Produkzio lizentzia behar duten Intel FPGA IP nukleoetarako ekoizpen lizentzia osoa erosi behar duzu programazioa sortu aurretik filedenbora mugagabean erabil dezakezu. Intel FPGA IP Ebaluazio Moduan, Konpilatzaileak denbora mugatuko gailuen programazioa soilik sortzen du file ( _time_limited.sof) denbora-mugan iraungitzen dena. Zure produkzio-lizentzia-gakoak lortzeko, bisitatu Intel FPGA autozerbitzuaren lizentzia-zentrora.
Intel FPGA Software Lizentzien Akordioek baimendutako IP nukleoen instalazioa eta erabilera arautzen dute, Intel Quartus Prime diseinu softwarea eta lizentziarik gabeko IP nukleo guztiak.

Bidali Iritzia

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 13

3. Lehen urratsak 683074 | 2022.04.28/XNUMX/XNUMX
Lotutako informazioa · Intel FPGA Lizentzien Laguntza Zentroa · Intel FPGA Softwarearen Instalaziorako eta Lizentziarako Sarrera
3.2. IP parametroak eta aukerak zehaztea
IP parametroen editoreak zure IP aldaera pertsonalizatua azkar konfiguratzeko aukera ematen du. Erabili pauso hauek Intel Quartus Prime Pro Edition softwarean IP aukerak eta parametroak zehazteko.
1. Ez baduzu Intel Quartus Prime Pro Edition proiekturik zure F-Tile Serial Lite IV Intel FPGA IP integratzeko, bat sortu behar duzu. a. Intel Quartus Prime Pro Edition-n, egin klik File Proiektu berriaren morroia Quartus Prime proiektu berri bat sortzeko, edo File Ireki proiektua lehendik dagoen Quartus Prime proiektu bat irekitzeko. Morroiak gailu bat zehazteko eskatzen dizu. b. Zehaztu Intel Agilex gailu-familia eta hautatu IP-rako abiadura-mailako eskakizunak betetzen dituen ekoizpen F-tile gailu bat. c. Sakatu Amaitu.
2. IP Katalogoan, kokatu eta hautatu F-Tile Serial Lite IV Intel FPGA IP. IP aldaera berria leihoa agertzen da.
3. Zehaztu goi-mailako izena zure IP aldaera pertsonalizatu berrirako. Parametroen editoreak IP aldaketen ezarpenak gordetzen ditu a file izendatua .ip.
4. Sakatu Ados. Parametroen editorea agertzen da. 5. Zehaztu zure IP aldakuntzaren parametroak. Ikus Parametroen atalean
F-Tile Serial Lite IV Intel FPGA IP parametroei buruzko informazioa. 6. Aukeran, simulazio-saiakuntza-bankua edo konpilazioa eta hardware diseinua sortzea
example, jarraitu Diseinu Adib.-ko argibideakample Erabiltzailearen Gida. 7. Sakatu Sortu HDL. Sorkuntza elkarrizketa-koadroa agertzen da. 8. Zehaztu irteera file sorkuntza aukerak eta, gero, egin klik Sortu. IP aldakuntza
files zure zehaztapenen arabera sortu. 9. Sakatu Amaitu. Parametro-editoreak goi-mailako .ip gehitzen du file korronteari
proiektua automatikoki. Eskuz gehitzeko eskatzen bazaizu .ip file proiektuan, egin klik Proiektua Gehitu/Kendu Files proiektuan gehitzeko file. 10. Zure IP aldakuntza sortu eta instantziatu ondoren, egin pin-esleipen egokiak portuak konektatzeko eta ezarri RTL parametro egokiak instantzia bakoitzeko.
Lotutako informazioaren parametroak 42. orrialdean
3.3. Sortu File Egitura
Intel Quartus Prime Pro Edition softwareak IP irteera hau sortzen du file egitura.
buruzko informaziorako file diseinuaren egitura adibample, ikusi F-Tile Serial Lite IV Intel FPGA IP Design Example Erabiltzailearen Gida.

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 14

Bidali Iritzia

3. Lehen urratsak 683074 | 2022.04.28/XNUMX/XNUMX

4. Irudia. F-Tile Serial Lite IV Intel FPGA IP Sortutakoa Files
.ip – IP integrazioa file

IP aldakuntza files

_ IP aldakuntza files

example_design

.cmp – VHDL osagaien deklarazioa file _bb.v - Verilog HDL kutxa beltza EDA sintesia file _inst.v eta .vhd – Sample instantziazio txantiloiak .xml- XML txostena file

Example kokapena zure IP core diseinurako adibidezample files. Kokapen lehenetsia adibidezample_design, baina beste bide bat zehazteko eskatuko zaizu.

.qgsimc - Simulazio-parametroak zerrendatzen ditu birsorkuntza inkrementala laguntzeko .qgsynthc – Sintesi-parametroak zerrendatzen ditu birsorkuntza inkrementala laguntzeko

.qip – IP sintesia zerrendatzen du files

_generation.rpt- IP sorreraren txostena

.sopcinfo- Software tresna-katearen integrazioa file .html- Konexio eta memoria mapa datuak

.csv – Pin esleipena file

.spd – Banakako simulazio-gidoiak konbinatzen ditu

sim Simulazioa files

sintetizadore IP sintesia files

.v Goi-mailako simulazioa file

.v Goi-mailako IP sintesia file

Simulagailuen gidoiak

Azpicore liburutegiak

sintetizadore
Azpi-nukleoen sintesia files

sim
Azpicore simulazioa files

9. taula.

F-Tile Serial Lite IV Intel FPGA IP Sortutakoa Files

File Izena

Deskribapena

.ip

Platform Designer sistema edo goi-mailako IP aldakuntza file. zure IP aldakuntza ematen diozun izena da.

.cmp

VHDL osagaien adierazpena (.cmp) file testu bat da file VHDL diseinuan erabil ditzakezun tokiko definizio generikoak eta ataka dituena files.

.html

Konexioaren informazioa biltzen duen txostena, esklabo bakoitzaren helbidea konektatzen den maisu bakoitzari dagokionez eta parametro-esleipenak jasotzen dituen memoria-mapa bat.

_belaunaldi.rpt

IP edo Platform Designer sorrerako erregistroa file. IP sorreran zehar mezuen laburpena.

.qgsimc

Simulazio-parametroak zerrendatzen ditu birsorkuntza inkrementala laguntzeko.

.qgsynthc

Sintesi-parametroak zerrendatzen ditu birsorkuntza inkrementala laguntzeko.

.qip

IP osagaiari buruzko informazio guztia dauka Intel Quartus Prime softwarean IP osagaia integratzeko eta konpilatzeko.
jarraitu…

Bidali Iritzia

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 15

3. Lehen urratsak 683074 | 2022.04.28/XNUMX/XNUMX

File Izena .sopcinfo
.csv .spd _bb.v _inst.v edo _inst.vhd .erregmapa
.svd
.v edo .vhd tutorea/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ azpimoduluak/ /

Deskribapena
Zure Platform Designer sistemako konexioak eta IP osagaien parametrizazioak deskribatzen ditu. Bere edukia analizatu dezakezu IP osagaietarako software kontrolatzaileak garatzen dituzunean eskakizunak lortzeko. Nios® II erreminta katea bezalako tresnek hori erabiltzen dute file. .sopcinfo file eta sistema.h file Nios II tresna-katerako sortutako esklabo bakoitzaren helbide-mapa informazioa barne hartzen dute esklaboan sartzen den maisu bakoitzari dagokionez. Maisu ezberdinek helbide-mapa ezberdin bat izan dezakete esklabo-osagai jakin batera sartzeko.
IP osagaiaren berritze-egoerari buruzko informazioa dauka.
Beharrezko sarrera file ip-make-simscript-ek onartzen dituen simulagailuetarako simulazio-scriptak sortzeko. .spd file zerrenda bat dauka filesimulaziorako sortutakoak, abiaraz ditzakezun oroitzapenei buruzko informazioarekin batera.
Verilog kutxa beltza (_bb.v) erabil dezakezu file kutxa beltz gisa erabiltzeko modulu hutsaren deklarazio gisa.
HDL adibidezample instantziazio txantiloia. Honen edukia kopiatu eta itsatsi dezakezu file zure HDL sartu file IP aldakuntza instantziatzeko.
IP-ak erregistro-informazioa badu, .regmap file sortzen du. Erregmapa file maisu eta esklabo interfazeen erregistro-mapa informazioa deskribatzen du. Hau file .sopcinfo osatzen du file sistemari buruzko erregistro-informazio zehatzagoa emanez. Honek erregistroa bistaratzeko aukera ematen du views eta erabiltzaileak sistemaren kontsolan pertsonaliza daitezkeen estatistikak.
Prozesadore gogorreko sistemaren (HPS) Sistemaren arazketa-tresnei aukera ematen die view HPSra konektatuta dauden periferikoen erregistro-mapak Platform Designer sistema batean. Sintesian zehar, .svd fileSistemaren kontsolaren maisuek ikusgai dauden interfaze esklaboetarako .sof-en gordetzen dira file arazketa atalean. Sistemaren kontsolak atal hau irakurtzen du, plataforma-diseinatzaileak erregistro-mapen informazioa kontsulta dezake. Sistemaren esklaboentzat, Platform Designer-ek erregistroetara atzi dezake izenaren arabera.
HDL files azpimodulu edo seme-alaba IP bakoitza instantziatzen duten sintesia edo simulaziorako.
ModelSim*/QuestaSim* script bat dauka msim_setup.tcl simulazio bat konfiguratzeko eta exekutatzeko.
vcs_setup.sh shell script bat dauka, VCS* simulazio bat konfiguratzeko eta exekutatzeko. vcsmx_setup.sh eta synopsys_sim.setup shell script bat dauka file VCS MX simulazio bat konfiguratzeko eta exekutatzeko.
xcelium_setup.sh shell script bat eta beste konfigurazio batzuk ditu files Xcelium* simulazioa konfiguratzeko eta exekutatzeko.
HDL dauka files IP azpimoduluetarako.
Sortutako seme-alaba IP direktorioa bakoitzeko, Platform Designer-ek synth/ eta sim/ azpidirektorioak sortzen ditu.

3.4. Intel FPGA IP nukleoak simulatzea
Intel Quartus Prime softwareak IP core RTL simulazioa onartzen du EDA simulagailu espezifikoetan. IP sorkuntzak simulazioa sortzen du aukeran files, simulazio funtzionalaren eredua barne, edozein proba-banku (edo adibample diseinua), eta saltzaileen espezifikoak simulagailuak konfiguratzeko script-ak IP nukleo bakoitzeko. Simulazio funtzionalaren eredua eta edozein testbench edo adib erabil ditzakezuample simulaziorako diseinua. IPa sortzeko irteerak edozein testbench konpilatzeko eta exekutatzeko script-ak ere izan ditzake. Scriptek zure IP nukleoa simulatzeko behar dituzun eredu edo liburutegi guztiak zerrendatzen dituzte.

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 16

Bidali Iritzia

3. Lehen urratsak 683074 | 2022.04.28/XNUMX/XNUMX

Intel Quartus Prime softwareak simulagailu askorekin integratzen du eta simulazio-fluxu anitz onartzen ditu, zure gidoi-fluxu propioak eta pertsonalizatuak barne. Aukeratzen duzun fluxua edozein dela ere, IP core simulazioak urrats hauek ditu:
1. Sortu IP HDL, testbench (edo adibidezample diseinua) eta simulagailua konfiguratzeko gidoia files.
2. Konfiguratu zure simulagailuaren ingurunea eta edozein simulazio-scriptak.
3. Simulazio ereduen liburutegiak osatu.
4. Exekutatu zure simulagailua.

3.4.1. Diseinua simulatzea eta egiaztatzea

Modu lehenetsian, parametroen editoreak simulagailuaren espezifikoak diren script-ak sortzen ditu, Intel FPGA IP ereduak eta simulazio ereduen liburutegia konpilatzeko, landu eta simulatzeko komandoak dituztenak. files. Komandoak zure simulazio testbench scriptean kopiatu ditzakezu edo edita ditzakezu files zure diseinua eta testbench konpilatzeko, lantzeko eta simulatzeko komandoak gehitzeko.

10. taula. Intel FPGA IP Core Simulation Scripts

Simulagailua

File Direktorioa

ModelSim

_sim/tutore

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xzelioa

_sim/xcelium

Script msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. IP nukleoak sintetizatzea beste EDA tresnetan
Aukeran, erabili onartzen den beste EDA tresna bat Intel FPGA IP nukleoak biltzen dituen diseinu bat sintetizatzeko. IP core sintesia sortzen duzunean files hirugarrenen EDA sintesi tresnekin erabiltzeko, eremu eta denboraren estimazio sare zerrenda bat sor dezakezu. Sorkuntza gaitzeko, aktibatu Sortu denbora- eta baliabideen estimazioak hirugarrenen EDA sintesi-tresnetarako zure IP aldakuntza pertsonalizatzerakoan.
Eremu eta denboraren estimazio sare-zerrendak IP oinarrizko konektibitatea eta arkitektura deskribatzen ditu, baina ez ditu benetako funtzionalitateari buruzko xehetasunak sartzen. Informazio horri esker, hirugarrenen sintesi-tresna jakin batzuk eremuaren eta denboraren estimazioen berri emateko aukera ematen du. Horrez gain, sintesi-tresnek denboraren informazioa erabil dezakete denborak bultzatutako optimizazioak lortzeko eta emaitzen kalitatea hobetzeko.
Intel Quartus Prime softwareak sortzen du _syn.v sare zerrenda file Verilog HDL formatuan, irteera edozein dela ere file zehazten duzun formatua. Netlist hau sintesirako erabiltzen baduzu, IP core wrapper-a sartu behar duzu file .v edo .vhd zure Intel Quartus Prime proiektuan.

(7) EDA tresnaren aukera konfiguratu ez baduzu, Intel Quartus Prime softwaretik hirugarrenen EDA simulagailuak abiarazteko aukera ematen dizu, exekutatu script hau ModelSim edo QuestaSim simulator Tcl kontsolan (ez Intel Quartus Prime softwarean Tcl kontsola) akatsak saihesteko.

Bidali Iritzia

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 17

3. Lehen urratsak 683074 | 2022.04.28/XNUMX/XNUMX
3.6. Diseinu osoa osatzen
Intel Quartus Prime Pro Edition softwareko Prozesatzeko menuko Hasi konpilazioa komandoa erabil dezakezu zure diseinua konpilatzeko.

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 18

Bidali Iritzia

683074 | 2022.04.28/XNUMX/XNUMX Bidali iritzia

4. Deskribapen funtzionala

5. irudia.

F-Tile Serial Lite IV Intel FPGA IP MAC eta Ethernet PCS-ek osatzen dute. MAC pertsonalizatutako PCS-ekin komunikatzen da MII interfazeen bidez.

IPak bi modulazio modu onartzen ditu:
· PAM4: 1etik 12ra bitarteko errei-kopurua eskaintzen du aukeratzeko. IPak beti bi PCS kanal instantziatzen ditu errei bakoitzeko PAM4 modulazio moduan.
· NRZ: 1etik 16ra bitarteko errei-kopurua eskaintzen du aukeratzeko.

Modulazio-modu bakoitzak bi datu-modu onartzen ditu:
· Oinarrizko modua: streaming modu hutsa da, non datuak paketearen hasiera, ziklo huts eta pakete amaierarik gabe bidaltzen diren banda zabalera handitzeko. IPak baliozko lehen datuak hartzen ditu eztanda baten hasiera gisa.

Oinarrizko modua Datu transferentzia tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 Erregistratua

4. Deskribapen funtzionala 683074 | 2022.04.28/XNUMX/XNUMX

6. irudia.

· Modu osoa: pakete moduko datuen transferentzia da. Modu honetan, IPak leherketa eta sinkronizazio ziklo bat bidaltzen ditu pakete baten hasieran eta amaieran mugatzaile gisa.

Modu osoko datuen transferentzia tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Lotutako informazioa · F-Tile Serial Lite IV Intel FPGA IP Overview 6. orrialdean · F-Tile Serial Lite IV Intel FPGA IP Diseinu Adibample Erabiltzailearen Gida

4.1. TX Datapath
TX datu-bideak osagai hauek ditu: · MAC egokitzailea · Kontrol-hitza txertatzeko blokea · CRC · MII kodetzailea · PCS blokea · PMA blokea

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 20

Bidali Iritzia

4. Deskribapen funtzionala 683074 | 2022.04.28/XNUMX/XNUMX
7. Irudia TX Datapath

Erabiltzaile logikatik

TX MAC

Avalon Streaming Interfazea

MAC egokitzailea

Kontrol hitzen txertaketa

CRC

MII kodetzailea

MII Interfazea PC pertsonalizatuak
PCS eta PMA

TX Serie Interfazea Beste FPGA gailu batera

4.1.1. TX MAC egokitzailea
TX MAC egokigailuak erabiltzailearen logikarako datuen transmisioa kontrolatzen du Avalon® streaming interfazea erabiliz. Bloke honek erabiltzaileak definitutako informazioaren transmisioa eta fluxuaren kontrola onartzen ditu.

Erabiltzaileak definitutako informazioa transferitzea

Modu Osoan, IP-ak tx_is_usr_cmd seinalea eskaintzen du, erabiltzaileak definitutako informazio-zikloa abiarazteko, hala nola, XOFF/XON transmisioa erabiltzailearen logikara. Erabiltzaileak definitutako informazioaren transmisio-zikloa abiaraz dezakezu seinale hau baieztatuz eta informazioa transferitzea tx_avs_data erabiliz, tx_avs_startofpacket eta tx_avs_valid seinaleen baieztapenarekin batera. Ondoren, blokeak tx_avs_ready kentzen du bi zikloetarako.

Oharra:

Erabiltzaileak definitutako informazioaren eginbidea Modu Osoan bakarrik dago erabilgarri.

Bidali Iritzia

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 21

4. Deskribapen funtzionala 683074 | 2022.04.28/XNUMX/XNUMX

8. irudia.

Emaria Kontrola

Badaude TX MAC-a prest ez dagoen erabiltzailearen logikaren datuak jasotzeko, esate baterako, loturak berregituratzeko prozesuan edo erabiltzailearen logikaren transmisiorako daturik eskuragarri ez dagoenean. Baldintza hauen ondorioz datuak galtzea ekiditeko, IP-ak tx_avs_ready seinalea erabiltzen du erabiltzailearen logikatik datu-fluxua kontrolatzeko. IPak seinalea kentzen du baldintza hauek gertatzen direnean:
· tx_avs_startofpacket baieztatzen denean, tx_avs_ready desasertatzen da erloju-ziklo baterako.
· tx_avs_endofpacket baieztatzen denean, tx_avs_ready desasertatzen da erloju-ziklo baterako.
· Parekatutako edozein CW baieztatzen denean tx_avs_ready bi erloju-ziklotan kentzen da.
· RS-FEC lerrokatze-markak txertatzea PCS interfaze pertsonalizatuan gertatzen denean, tx_avs_ready lau erloju-ziklotan kentzen da.
· 17 Ethernet core erloju ziklo bakoitzean PAM4 modulazio moduan eta 33 Ethernet core erloju ziklo bakoitzean NRZ modulazio moduan. tx_avs_ready erloju-ziklo baterako baliogabetu egiten da.
· Erabiltzailearen logikak tx_avs_valid baliogabetzen duenean datu-transmisiorik ez dagoenean.

Ondorengo denbora-diagramak adibidezampTX MAC egokigailuaren fitxategiak tx_avs_ready erabiliz datu-fluxua kontrolatzeko.

Fluxuaren kontrola tx_avs_valid Deassertion eta START/END Parekatutako CWekin

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Baliozko seinaleen postreak

D5 D6

tx_avs_ready tx_avs_startofpacket

END-STRT CW txertatzeko bi ziklorako seinale-desertseak prest

tx_avs_endofpacket

usrif_datuak

D1 D2 D3

CW_datuak

DN BUKAERA STRT D0 D1 D2 D3 HUTSIK D4

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 22

Bidali Iritzia

4. Deskribapen funtzionala 683074 | 2022.04.28/XNUMX/XNUMX

9. irudia.

Fluxuaren kontrola Lerrokadura-markak txertatzearekin
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

10. irudia.

Fluxu-kontrola HASI/AMAIA CW parekatuekin bat datoz Lerrokatze-markak txertatzearekin

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_prest

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_datuak

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_datuak

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_datuak

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_datuak

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

END STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Kontrol Hitza (CW) Txertatzea
F-Tile Serial Lite IV Intel FPGA IP-ak CWak eraikitzen ditu erabiltzailearen logikaren sarrerako seinaleetan oinarrituta. CW-ek PCS blokeari pakete mugatzaileak, transmisio-egoeraren informazioa edo erabiltzaile-datuak adierazten dituzte eta XGMII kontrol-kodeetatik eratorritakoak dira.
Ondorengo taulak onartzen diren CW-en deskribapena erakusten du:

Bidali Iritzia

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 23

4. Deskribapen funtzionala 683074 | 2022.04.28/XNUMX/XNUMX

11. taula.
HASI BUKAERA LERROKATU

Onartutako CW-en deskribapena

Hitz kopurua (hitz 1

= 64 bit)

Bai

EMPTY_CYC

Bai

NAGUSIA

DATUAK

Bai

-Banda

Deskribapena
Datuen mugatzailearen hasiera. Datuen mugatzailearen amaiera. Kontrol-hitza (CW) RX lerrokadurarako. Ziklo hutsa datu-transferentzia batean. IDLE (bandetik kanpo). Karga erabilgarria.

12. taula. CW eremuaren deskribapena
RSVD eremua num_valid_bytes_eob
HUTSIK eop sop seop lerrokatu CRC32 usr

Deskribapena
Erreserbatutako eremua. Etorkizuneko luzapenerako erabil daiteke. 0ra lotuta.
Baliozko byte kopurua azken hitzean (64 biteko). Hau 3 biteko balioa da. · 3'b000: 8 byte · 3'b001: 1 byte · 3'b010: 2 byte · 3'b011: 3 byte · 3'b100: 4 byte · 3'b101: 5 byte · 3'b110: 6 byte · 3'b111: 7 byte
Leherketa baten amaieran balio ez duten hitz kopurua.
RX Avalon streaming interfazea adierazten du paketearen amaierako seinalea aldarrikatzeko.
RX Avalon streaming interfazea adierazten du paketearen hasierako seinalea aldarrikatzeko.
RX Avalon streaming interfazea adierazten du paketearen hasiera eta paketearen amaiera ziklo berean baieztatzeko.
Egiaztatu RX lerrokatzea.
Kalkulatutako CRCren balioak.
Kontrol hitzak (CW) erabiltzaileak definitutako informazioa duela adierazten du.

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 24

Bidali Iritzia

4. Deskribapen funtzionala 683074 | 2022.04.28/XNUMX/XNUMX

4.1.2.1. Leherketaren hasierako CW

11. Irudia Leherketaren hasierako CW formatua

HASI

63:56

RSVD

55:48

RSVD

47:40

RSVD

datuak

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

kanala

7:0

'hFB(HASI)

kontrola 7:0

13. taula.

Modu osoan, START CW txerta dezakezu tx_avs_startofpacket seinalea ezarriz. tx_avs_startofpacket seinalea soilik baieztatzen duzunean, sop bit-a ezartzen da. tx_avs_startofpacket eta tx_avs_endofpacket seinaleak baieztatzen dituzunean, seop bit-a ezartzen da.

HASI CW eremuaren balioak
Eremu sop/seop
usr (8)
lerrokatu

Balioa

tx_is_usr_cmd seinalearen arabera:

1: tx_is_usr_cmd = 1 denean

0: tx_is_usr_cmd = 0 denean

Oinarrizko moduan, MAC-ek START CW bat bidaltzen du berrezartzea desasertatu ondoren. Daturik eskuragarri ez badago, MACak etengabe bidaltzen du EMPTY_CYC END eta START CWekin parekatuta datuak bidaltzen hasi arte.

4.1.2.2. Leherketaren amaierako CW

12. Irudia. Leherketaren amaierako CW formatua

AMAIERA

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

datuak 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

HUTSIK

7:0

RSVD

num_valid_bytes_eob

kontrola

7:0

(8) Modu Osoan bakarrik onartzen da.
Bidali Iritzia

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 25

4. Deskribapen funtzionala 683074 | 2022.04.28/XNUMX/XNUMX

14. taula.

MAC-ek END CW txertatzen du tx_avs_endofpacket-a baieztatzen denean. END CW-k azken datu-hitzean baliozko byte kopurua eta CRC informazioa ditu.

CRC balioa 32 biteko CRC emaitza da START CW eta END CW aurreko datu-hitzaren arteko datuetarako.

Hurrengo taulak END CW-ko eremuen balioak erakusten ditu.

END CW eremuaren balioak
Eop CRC32 eremua num_valid_bytes_eob

1. balioa
CRC32 kalkulatutako balioa. Baliozko byte kopurua azken datu-hitzean.

4.1.2.3. Lerrokadura Parekatua CW

13. Irudia Lerrokadura parekatua CW formatua

LERROKATU CW Pare HASI/AMAIA

64+8bit XGMII Interfazea

HASI

63:56

RSVD

55:48

RSVD

47:40

RSVD

datuak

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

kontrola 7:0

64+8bit XGMII Interfazea

AMAIERA

63:56

'hFD

55:48

RSVD

47:40

RSVD

datuak

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrola 7:0

ALIGN CW START/END edo END/START CW parekatua da. ALIGN parekatua CW txerta dezakezu tx_link_reinit seinalea baieztatuz, Lerrokatze-aldiaren kontagailua ezarriz edo berrezarri bat hasiz. ALIGN parekatua CW txertatzen denean, lerrokatzeko eremua 1ean ezartzen da hargailuaren lerrokatze-blokea abiarazteko, errei guztietan datuen lerrokatzea egiaztatzeko.

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 26

Bidali Iritzia

4. Deskribapen funtzionala 683074 | 2022.04.28/XNUMX/XNUMX

15. taula.

ALIGN CW eremuaren balioak
Eremu lerrokatu
eop sop usr seop

Balioa 1 0 0 0 0

4.1.2.4. Ziklo hutsa CW

14. Irudia Ziklo hutsaren CW formatua

EMPTY_CYC Parekatu END/START-rekin

64+8bit XGMII Interfazea

AMAIERA

63:56

'hFD

55:48

RSVD

47:40

RSVD

datuak

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrola 7:0

64+8bit XGMII Interfazea

HASI

63:56

RSVD

55:48

RSVD

47:40

RSVD

datuak

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

kontrola 7:0

16. taula.

Leherketa batean bi erloju-ziklotarako tx_avs_valida kentzen duzunean, MAC-ek END/START CWekin parekatuta dagoen EMPTY_CYC CW bat sartzen du. CW hau erabil dezakezu momentuz transmisiorako daturik eskuragarri ez dagoenean.

Ziklo baterako tx_avs_valid baliogabetzen duzunean, IP-ak tx_avs_valid baliogabetzeko epearen bikoitza kentzen du END/START CW pare bat sortzeko.

EMPTY_CYC CW eremuaren balioak
Eremu lerrokatu
eop

0 0 balioa

jarraitu…

Bidali Iritzia

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 27

4. Deskribapen funtzionala 683074 | 2022.04.28/XNUMX/XNUMX

Eremu sop usr seop

Balioa 0 0 0

4.1.2.5. Idle CW

15. Irudia Idle CW formatua

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

datuak

39:32 31:24

'h07' oh07

23:16

'h07

15:8

'h07

7:0

'h07

kontrola 7:0

MAC-ek IDLE CW txertatzen du transmisiorik ez dagoenean. Tarte horretan, tx_avs_valid seinalea baxua da.
IDLE CW erabil dezakezu leherketa transferentzia bat amaitu denean edo transmisioa inaktibo egoeran dagoenean.

4.1.2.6. Datu Word

Datu-hitza pakete baten karga da. XGMII kontrol-bitak 0-n ezarrita daude datu-hitz formatuan.

16. irudia. Datuen hitz formatua

64+8 biteko XGMII Interfazea

DATU HITZA

63:56

erabiltzailearen datuak 7

55:48

erabiltzailearen datuak 6

47:40

erabiltzailearen datuak 5

datuak

39:32 31:24

erabiltzaile-datuak 4 erabiltzaile-datuak 3

23:16

erabiltzailearen datuak 2

15:8

erabiltzailearen datuak 1

7:0

erabiltzailearen datuak 0

kontrola 7:0

4.1.3. TX CRC
TX CRC blokea gaitu dezakezu IP Parametroen Editoreko Gaitu CRC parametroa erabiliz. Ezaugarri hau Oinarrizko eta Osoko moduetan onartzen da.

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 28

Bidali Iritzia

4. Deskribapen funtzionala 683074 | 2022.04.28/XNUMX/XNUMX

MACak CRC balioa gehitzen dio END CW-ri tx_avs_endofpacket seinalea baieztatuz. OINARRIZKO moduan, END CWrekin parekatuta dagoen ALIGN CW-ak bakarrik dauka baliozko CRC eremu bat.
TX CRC blokeak TX Control Word Insertion eta TX MII Encode blokearekin interfazea egiten du. TX CRC blokeak CRC balioa kalkulatzen du START CW-tik END CW-ra arte, ziklo bakoitzeko 64 biteko datuetarako.
crc_error_inject seinalea errei zehatz batean datuak nahita usteltzeko CRC akatsak sortzeko.

4.1.4. TX MII kodetzailea

TX MII kodetzaileak MACtik TX PCSra paketeen transmisioa kudeatzen du.

Ondorengo irudian 8 biteko MII buseko datu-eredua erakusten da PAM4 modulazio moduan. START eta END CW bi MII errei bakoitzean behin agertzen dira.

17. irudia. PAM4 modulazio modua MII datu-eredua

1. ZIKLOA

2. ZIKLOA

3. ZIKLOA

4. ZIKLOA

5. ZIKLOA

SOP_CW

DATUAK_1

DATA_9 DATA_17

NAGUSIA

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

NAGUSIA

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

Hurrengo irudian 8 biteko MII busean NRZ modulazio moduan dagoen datu-eredua erakusten da. START eta END CW MII errei guztietan agertzen dira.

Bidali Iritzia

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 29

4. Deskribapen funtzionala 683074 | 2022.04.28/XNUMX/XNUMX

18. Irudia. NRZ Modulazio modua MII datu-eredua

1. ZIKLOA

2. ZIKLOA

3. ZIKLOA

SOP_CW

DATUAK_1

DATUAK_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

4. ZIKLOA DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

5. ZIKLOA EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS eta PMA
F-Tile Serial Lite IV Intel FPGA IP-ak F-tile transceptorea Ethernet PCS modura konfiguratzen du.

4.2. RX Datapath
RX datu-bideak osagai hauek ditu: · PMA blokea · PCS blokea · MII deskodetzailea · CRC · Deskew blokea · Kontrol hitza kentzeko blokea

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 30

Bidali Iritzia

4. Deskribapen funtzionala 683074 | 2022.04.28/XNUMX/XNUMX
19. Irudia RX Datapath

Erabiltzaile-logikara Avalon Streaming Interfacera
RX MAC
Kontrol hitza kentzea
Okertu

CRC

MII deskodetzailea

MII Interfazea PC pertsonalizatuak
PCS eta PMA

RX Serie Interfazea Beste FPGA gailu batetik
4.2.1. RX PCS eta PMA
F-Tile Serial Lite IV Intel FPGA IP-ak F-tile transceptorea Ethernet PCS modura konfiguratzen du.
4.2.2. RX MII deskodetzailea
Bloke honek identifikatzen du sarrerako datuek kontrol-hitza eta lerrokatze-markatzaileak dituzten ala ez. RX MII deskodetzaileak datuak 1-bit baliozko, 1-bit markatzaile adierazle, 1bit kontrol-adierazle eta 64 biteko errei bakoitzeko datu gisa ateratzen ditu.
4.2.3. RX CRC
TX CRC blokea gaitu dezakezu IP Parametroen Editoreko Gaitu CRC parametroa erabiliz. Ezaugarri hau Oinarrizko eta Osoko moduetan onartzen da. RX CRC blokeak RX Control Word Removal eta RX MII Descoder blokeekin interfazea du. IPak rx_crc_error seinalea baieztatzen du CRC errore bat gertatzen denean.

Bidali Iritzia

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 31

4. Deskribapen funtzionala 683074 | 2022.04.28/XNUMX/XNUMX
IPak rx_crc_error-a kentzen du leherketa berri bakoitzean. Erabiltzaile logikarako irteera bat da erabiltzailearen logika erroreak kudeatzeko.
4.2.4. RX Deskew
RX deskew blokeak errei bakoitzeko lerrokadura-markak detektatzen ditu eta datuak berriro lerrokatzen ditu RX CW kentzeko blokera bidali aurretik.
Lerrokatze-errore bat gertatzen denean, IP nukleoari errei bakoitzeko datuak automatikoki lerrokatzea aukera dezakezu Gaitu lerrokatze automatikoa parametroa IP parametroen editorean ezarriz. Lerrokatze automatikoaren funtzioa desgaitzen baduzu, IP nukleoak rx_error seinalea baieztatzen du lerrokatze-errorea adierazteko. rx_link_reinit baieztatu behar duzu erreia lerrokatzeko prozesua abiarazteko erreia lerrokatzeko errore bat gertatzen denean.
RX deskew-ek egoera-makina batean oinarritutako lerrokadura-markatzaileak detektatzen ditu. Ondorengo diagramak RX deskew blokeko egoerak erakusten ditu.

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 32

Bidali Iritzia

4. Deskribapen funtzionala 683074 | 2022.04.28/XNUMX/XNUMX

20. irudia.

RX Dekew Lane Lerrokatze-egoera-makina, Lerrokatze automatikoa gaituta fluxu-diagrama duena
Hasi

NAGUSIA

Berrezarri = 1 bai ez

PCS guztiak

bideak prest?

bai

Itxaron

Sinkronizazio-markatzaile guztiak ez
detektatu?
bai
LINEA

ez
Bai Timeout?

bai
Lerrokadura galdu?
Amaierarik ez

Bidali Iritzia

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 33

4. Deskribapen funtzionala 683074 | 2022.04.28/XNUMX/XNUMX

21. irudia.

RX Deskew Lane Lerrokatze-egoera-makina, Lerrokatze automatikoa desgaituta dagoen Fluxu-diagrama duena
Hasi

NAGUSIA

Berrezarri = 1 bai ez

PCS guztiak

bideak prest?

bai

bai
rx_link_reinit =1
ERROREA ez

ez bai Denbora-muga?

Itxaron
ez Sinkronizazio-markatzaile guztiak
detektatu?
bai LERROKATU

bai
Lerrokadura galdu?
ez
Amaiera
1. Lerrokatze-prozesua IDLE egoerarekin hasten da. Blokea WAIT egoerara mugitzen da PCS errei guztiak prest daudenean eta rx_link_reinit baliogabetzen denean.
2. WAIT egoeran, blokeak egiaztatzen du detektatutako markatzaile guztiak ziklo berean aldarrikatzen direla. Baldintza hau egia bada, blokea LERROKATUTAKO egoerara mugitzen da.
3. Blokea LERROKATUTAKO egoeran dagoenean, erreiak lerrokatuta daudela adierazten du. Egoera horretan, blokeak erreiaren lerrokadura kontrolatzen jarraitzen du eta marka guztiak ziklo berean dauden egiaztatzen du. Gutxienez markatzaile bat ez badago ziklo berean eta Gaitu lerrokatze automatikoa parametroa ezarrita badago, blokea

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 34

Bidali Iritzia

4. Deskribapen funtzionala 683074 | 2022.04.28/XNUMX/XNUMX

IDLE egoera lerrokatze-prozesua berriro hasteko. Gaitu Lerrokatze automatikoa ezartzen ez bada eta gutxienez markatzaile bat ez badago ziklo berean, blokea ERRORE egoerara doa eta erabiltzailearen logikak rx_link_reinit seinalea aldarrikatu arte itxarongo du erreia lerrokatzeko prozesua hasteko.

22. Irudia. Erreiaren berrerokatzea Gaitu lerrokatze automatikoa gaituta rx_core_clk

rx_link_up

rx_link_reinit

eta_markagailu_guztiak

Deskew Estatua

ALERTATU

NAGUSIA

Itxaron

ALERTATU

AUTO_LIGN = 1

23. Irudia. Erreiaren berrerokatzea Gaitu lerrokatze automatikoa desgaituta rx_core_clk

rx_link_up

rx_link_reinit

eta_markagailu_guztiak

Deskew Estatua

ALERTATU

ERROREA

NAGUSIA

Itxaron

ALERTATU

AUTO_LIGN = 0
4.2.5. RX CW kentzea
Bloke honek CWak deskodetzen ditu eta datuak erabiltzailearen logikara bidaltzen ditu Avalon streaming interfazea erabiliz, CWak kendu ondoren.
Baliozko daturik eskuragarri ez dagoenean, RX CW kentzeko blokeak rx_avs_valid seinalea kentzen du.
FULL moduan, erabiltzailearen bit ezarrita badago, bloke honek rx_is_usr_cmd seinalea baieztatzen du eta lehen erloju-zikloko datuak erabiltzaileak definitutako informazio edo komando gisa erabiltzen dira.
rx_avs_ready deasserts eta rx_avs_valid baieztatzen denean, RX CW kentzeko blokeak errore-baldintza bat sortzen du erabiltzailearen logikan.
Bloke honekin erlazionatutako Avalon streaming seinaleak hauek dira: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Bidali Iritzia

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 35

4. Deskribapen funtzionala 683074 | 2022.04.28/XNUMX/XNUMX
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (modu Osoan bakarrik eskuragarri)
4.3. F-Tile Serial Lite IV Intel FPGA IP Erlojuaren Arkitektura
F-Tile Serial Lite IV Intel FPGA IP-ak lau erloju-sarrera ditu, bloke desberdinetarako erlojuak sortzen dituztenak: · Transceiver erreferentzia-erlojua (xcvr_ref_clk)–Kanpoko erlojuaren sarrerako erlojua
TX MAC, RX MAC eta TX eta RX PCS bloke pertsonalizatuetarako erlojuak sortzen dituzten txipak edo osziladoreak. Ikusi Parametroak onartutako maiztasun-tarteetarako. · TX core clock (tx_core_clk)–Erloju hau transceptor-etik eratorritako PLL erabiltzen da TX MACrako. Erloju hau F-tile transceptor-aren irteerako erloju bat ere bada, TX erabiltzailearen logikara konektatzeko. · RX core erlojua (rx_core_clk)–Erloju hau transceptor-etik eratorritako PLL RX deskew FIFO eta RX MAC erabiltzen da. Erloju hau F-tile transceptor-aren irteerako erloju bat da, RX erabiltzailearen logikara konektatzeko. · Transceiver birkonfiguratzeko interfazearen erlojua (reconfig_clk): kanpoko erloju-zirkuituetatik edo osziladoreetatik sartzen den erlojua, TX eta RX datu-bideetan F-tile transceiver birkonfigurazio interfazearen erlojuak sortzen dituena. Erlojuaren maiztasuna 100 eta 162 MHz bitartekoa da.
Hurrengo bloke-diagramak F-Tile Serial Lite IV Intel FPGA IP erloju-domeinuak eta IP barruko konexioak erakusten ditu.

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 36

Bidali Iritzia

4. Deskribapen funtzionala 683074 | 2022.04.28/XNUMX/XNUMX

24. irudia.

F-Tile Serial Lite IV Intel FPGA IP Erlojuaren Arkitektura

Osziladorea

FPGA1
F-Tile Serial Lite IV Intel FPGA IP Transceiver Birkonfigurazio Interfazearen Erlojua
(reconfig_clk)

tx_core_clkout (konektatu erabiltzaile-logikara)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Transceptor birkonfiguratzeko interfazearen erlojua

(reconfig_clk)

Osziladorea

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (konektatu erabiltzaile-logikara)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interface TX datuak
TX MAC

serie_esteka[n-1:0]

Okertu

FIFO

Avalon Streaming Interface RX Data RX MAC

Avalon Streaming Interface RX datuak
RX MAC

Deskew FIFO

rx_core_clkout (konektatu erabiltzaile-logikara)

rx_core_clk= clk_pll_div64[mid_ch]

PC pertsonalizatuak

serie_esteka[n-1:0]

TX MAC

Avalon Streaming Interface TX datuak

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (konektatu erabiltzaile-logikara)

Transceiver Ref erlojua (xcvr_ref_clk)
Transceiver Ref erlojua (xcvr_ref_clk)

Osziladorea*

Kondaira

FPGA gailua
TX core erlojuaren domeinua
RX core erlojuaren domeinua
Transceptor erreferentziako erlojuaren domeinua Kanpoko gailua Datu-seinaleak

4.4. Berrezarri eta estekatu hasierako
MAC, F-tile Hard IP eta birkonfigurazio blokeek berrezartzeko seinale desberdinak dituzte: · TX eta RX MAC blokeek tx_core_rst_n eta rx_core_rst_n berrezartzeko seinaleak erabiltzen dituzte. · tx_pcs_fec_phy_reset_n eta rx_pcs_fec_phy_reset_n berrezarri seinaleak unitatean
soft reset kontroladorea F-tile Hard IP berrezartzeko. · Birkonfigurazio blokeak reconfig_reset berrezarri seinalea erabiltzen du.

Bidali Iritzia

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 37

4. Deskribapen funtzionala 683074 | 2022.04.28/XNUMX/XNUMX

25. Irudia Berrezarri Arkitektura
Avalon Streaming Interface TX datuak
MAC
Avalon Streaming SYNC Interface RX datuak

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-teila IP gogorra

TX serieko datuak RX serieko datuak

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Berrezarri logika
Lotutako informazioa · Berrezarri jarraibideak 51. orrialdean · F-Tile Serial Lite IV Intel FPGA IP Design Example Erabiltzailearen Gida
4.4.1. TX berrezarri eta hasierako sekuentzia
F-Tile Serial Lite IV Intel FPGA IP-rako TX berrezartzeko sekuentzia hau da: 1. Afirmatu tx_pcs_fec_phy_reset_n, tx_core_rst_n eta reconfig_reset
aldi berean, F-tile IP gogorra, MAC eta birkonfigurazio blokeak berrezartzeko. Askatu tx_pcs_fec_phy_reset_n eta birkonfigurazioa berrezarri tx_reset_ack-en zain egon ondoren, blokeak behar bezala berrezarri direla ziurtatzeko. 2. IP-ak phy_tx_lanes_stable, tx_pll_locked eta phy_ehip_ready seinaleak baieztatzen ditu tx_pcs_fec_phy_reset_n berrezarri ondoren, TX PHY transmisiorako prest dagoela adierazteko. 3. Tx_core_rst_n seinalea desagertzen da phy_ehip_ready seinalea altua izan ondoren. 4. IP-a MII interfazean IDLE karaktereak transmititzen hasten da MAC-a berrezarritakoan. Ez dago TX erreia lerrokatzeko eta okertzeko baldintzarik, errei guztiek erloju bera erabiltzen dutelako. 5. IDLE karaktereak igortzen dituen bitartean, MAC-ak tx_link_up seinalea baieztatzen du. 6. Ondoren, MAC-a START/END edo END/START CW-rekin parekatuta ALIGN transmititzen hasten da, tarte finko batean, konektatutako hargailuaren errei-lerroketa prozesua hasteko.

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 38

Bidali Iritzia

4. Deskribapen funtzionala 683074 | 2022.04.28/XNUMX/XNUMX

26. irudia.

TX berrezarri eta hasierako denbora-diagrama
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _blokeatua

phy_tx_lanes_stable

phy_ehip_prest

tx_li nk_up

7
5 6 8

4.4.2. RX berrezarri eta hasierako sekuentzia
F-Tile Serial Lite IV Intel FPGA IP-rako RX berrezarri sekuentzia hau da:
1. Baieztatu rx_pcs_fec_phy_reset_n, rx_core_rst_n eta reconfig_reset aldi berean F-tile IP gogorra, MAC eta birkonfigurazio blokeak berrezartzeko. Askatu rx_pcs_fec_phy_reset_n eta birkonfigurazioa berrezarri rx_reset_ack-en zain egon ondoren, blokeak behar bezala berrezarri direla ziurtatzeko.
2. IPak phy_rx_pcs_ready seinalea baieztatzen du PCS pertsonalizatua berrezarri ondoren, RX PHY transmisiorako prest dagoela adierazteko.
3. rx_core_rst_n seinalea kentzen da phy_rx_pcs_ready seinalea altua izan ondoren.
4. IP-ak errei-lerroketa prozesua hasten du RX MAC berrezarri ondoren eta START/END edo END/START CW-rekin parekatuta ALIGN jasotzean.
5. RX deskew blokeak rx_link_up seinalea baieztatzen du errei guztien lerrokadura amaitutakoan.
6. IP-ak rx_link_up seinalea baieztatzen dio erabiltzailearen logikari, RX esteka datuak jasotzen hasteko prest dagoela adierazteko.

Bidali Iritzia

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 39

4. Deskribapen funtzionala 683074 | 2022.04.28/XNUMX/XNUMX

27. Irudia RX berrezarri eta hasierako denbora-diagrama
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_prest

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Lotura-tasa eta banda-zabaleraren eraginkortasunaren kalkulua

F-Tile Serial Lite IV Intel FPGA IP banda-zabaleraren eraginkortasunaren kalkulua honakoa da:

Banda-zabaleraren eraginkortasuna = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

17. taula. Banda-zabaleraren eraginkortasunaren aldagaien deskribapena

Aldakorra

Deskribapena

raw_rate burst_size

Hau da serieko interfazeak lortzen duen bit-tasa. raw_rate = SERDES zabalera * transceptor erloju-maiztasuna Adibample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Leherketaren tamainaren balioa. Batez besteko banda-zabaleraren eraginkortasuna kalkulatzeko, erabili leherketa-tamainaren balio arrunta. Gehienezko abiadura lortzeko, erabili gehienezko leherketaren tamainaren balioa.

burst_size_ovhd

Leherketa-tamainaren gaineko kostuaren balioa.
Modu osoan, burst_size_ovhd balioa START eta END parekaturiko CW-ei egiten die erreferentzia.
Oinarrizko moduan, ez dago burst_size_ovhd ez dagoelako START eta END parekatuta dauden CWrik.

lerrokatu_marker_period

Lerrokadura-markatzailea txertatzen den aldiaren balioa. Balioa 81920 erloju-zikloa da konpilaziorako eta 1280 simulazio azkarrerako. Balio hau PCS logika gogorretik lortzen da.

align_marker_width srl4_align_period

Lerrokatze-markatzaile baliozko seinalea altu mantentzen den erloju-ziklo kopurua.
Lerrokatze-markatzaile biren arteko erloju-ziklo kopurua. IP parametroen editoreko Lerrokatze-aldia parametroa erabiliz ezar dezakezu balio hori.

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 40

Bidali Iritzia

4. Deskribapen funtzionala 683074 | 2022.04.28/XNUMX/XNUMX
Lotura-tasaren kalkuluak honako hauek dira: Tasa eraginkorra = banda-zabaleraren eraginkortasuna * raw_rate Erabiltzailearen erlojuaren maiztasun maximoa lor dezakezu honako ekuazio honekin. Erabiltzailearen erlojuaren maiztasun maximoaren kalkuluak datu-fluxu jarraitua hartzen du eta erabiltzailearen logikan IDLE ziklorik ez da gertatzen. Tasa hau garrantzitsua da erabiltzailearen logika FIFO diseinatzerakoan FIFO gainezkatzea ekiditeko. Erabiltzailearen erlojuaren gehieneko maiztasuna = tasa eraginkorra / 64

Bidali Iritzia

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 41

683074 | 2022.04.28/XNUMX/XNUMX Bidali iritzia

5. parametroak

18. taula. F-Tile Serial Lite IV Intel FPGA IP parametroaren deskribapena

Parametroa

Balioa

Lehenetsia

Deskribapena

Diseinu-aukera orokorrak

PMA modulazio mota

· PAM4 · NRZ

PAM4

Hautatu PCS modulazio modua.

PMA mota

· FHT · FGT

FGT

Transceptor mota hautatzen du.

PMA datu-tasa

· PAM4 modurako:
— FGT transceptor mota: 20 Gbps 58 Gbps
— FHT transceptor mota: 56.1 Gbps, 58 Gbps, 116 Gbps
· NRZ modurako:
— FGT transceptor mota: 10 Gbps 28.05 Gbps
— FHT transceptor mota: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Transmisioa eta bestelako gastuak barne hartzen dituen transceptoraren irteerako datu-tasa eraginkorra zehazten du. Balioa IP-ak kalkulatzen du Gbps unitateko hamartar 1era biribilduz.

PMA modua

· Duplexa · Tx · Rx

Duplexa

FHT transceptor motarako, onartzen den norabidea duplexa da soilik. FGT transceptor motarako, onartzen den norabidea Duplex, Tx eta Rx da.

PMA kopurua

· PAM4 modurako:

erreiak

— 1tik 12era

· NRZ modurako:

— 1tik 16era

Hautatu errei kopurua. Simplex diseinurako, onartzen den errei-kopurua 1 da.

PLL erreferentziako erlojuaren maiztasuna

· FHT transceptor motarako: 156.25 MHz
· FGT transceptor motarako: 27.5 MHz 379.84375 MHz, hautatutako transceptor datu-abiaduraren arabera.

· FHT transceptor motarako: 156.25 MHz
· FGT transceptor motarako: 165 MHz

Transceptoraren erreferentziako erlojuaren maiztasuna zehazten du.

Sistema PLL

—

erreferentziazko erlojua

maiztasuna

170 MHz

FHT transceptor motarako bakarrik eskuragarri. Sistema PLL erreferentziako erlojua zehazten du eta F-Tile Reference eta System PLL Clocks Intel FPGA IP sarrera gisa erabiliko da System PLL erlojua sortzeko.

Sistema PLL maiztasuna
Lerrokatze-aldia

— 128 65536

Gaitu RS-FEC

Gaitu

876.5625 MHz 128 Gaitu

Sistemaren PLL erlojuaren maiztasuna zehazten du.
Lerrokatze-markaren aldia zehazten du. Balioak x2 izan behar du. Aktibatu RS-FEC funtzioa gaitzeko.
jarraitu…

ISO 9001:2015 Erregistratua

5. Parametroak 683074 | 2022.04.28/XNUMX/XNUMX

Parametroa

Balioa

Lehenetsia

Deskribapena

Desgaitu

PAM4 PCS modulazio modurako, RS-FEC gaituta dago beti.

Erabiltzaile Interfazea

Streaming modua

· OSOA · OINARRIZKOA

Osoa

Hautatu IP-rako datu-fluxua.

Osoa: Modu honek paketearen hasierako eta paketearen amaierako zikloa bidaltzen du fotograma baten barruan.

Oinarrizkoa: Streaming modu hutsa da, non datuak paketearen hasiera, hutsik eta paketearen amaierarik gabe bidaltzen diren banda zabalera handitzeko.

Gaitu CRC

Gaitu Desgaitu

Desgaitu

Aktibatu CRC erroreak hautematea eta zuzentzea gaitzeko.

Gaitu lerrokatze automatikoa

Gaitu Desgaitu

Desgaitu

Aktibatu erreia lerrokatzeko funtzio automatikoa gaitzeko.

Gaitu arazketa amaierako puntua

Gaitu Desgaitu

Desgaitu

Aktibatuta dagoenean, F-Tile Serial Lite IV Intel FPGA IP-ak Avalon memoria-mapatutako interfazera barnean konektatzen den Debug Endpoint barneratuta dauka. IP-ak zenbait proba eta arazketa-funtzio egin ditzake J-ren bidezTAG Sistemaren kontsola erabiliz. Balio lehenetsia Desaktibatuta da.

Simplex bateratzea (Parametro-ezarpen hau FGT dual simplex diseinua hautatzen duzunean bakarrik dago erabilgarri).

RSFEC gaituta dago FGT kanal berean jarritako Serial Lite IV Simplex IP batean

Gaitu Desgaitu

Desgaitu

Aktibatu aukera hau RS-FEC gaituta eta desgaituta duen konfigurazio-nahasketa bat behar baduzu F-Tile Serial Lite IV Intel FPGA IP-rako NRZ transzeiver modurako simplex biko diseinuan, non TX eta RX FGT berean kokatzen diren. kanala(k).

Bidali Iritzia

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 43

683074 | 2022.04.28/XNUMX/XNUMX Bidali iritzia

6. F-Tile Serial Lite IV Intel FPGA IP Interfaze seinaleak

6.1. Erloju Seinaleak

19. taula. Erlojuaren seinaleak

Izena

Zabaleraren Norabidea

Deskribapena

tx_core_clkout

Irteera TX core erlojua TX PCS interfaze pertsonalizaturako, TX MAC eta erabiltzailearen logiketarako

TX datu-bidea.

Erloju hau PCS bloke pertsonalizatutik sortzen da.

rx_core_clkout

Irteera RX core erlojua RX PCS interfaze pertsonalizaturako, RX deskew FIFO, RX MAC

eta erabiltzailearen logikak RX datu-bidean.

Erloju hau PCS bloke pertsonalizatutik sortzen da.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Sarrera Transceiver erreferentzia erlojua.

Transceptor mota FGT gisa ezartzen denean, konektatu erloju hau F-Tile Reference eta System PLL Clocks Intel FPGA IP-ren irteerako seinalera (out_refclk_fgt_0). Transceptor mota FHT moduan ezarrita dagoenean, konektatu

erloju hau irteerako seinalera (out_fht_cmmpll_clk_0) F-Tile Reference eta System PLL Clocks Intel FPGA IP.

Ikusi Parametroak onartutako maiztasun-tarteetarako.

Sarrera Sarrerako erlojua transceptor birkonfiguratzeko interfazea.

Erlojuaren maiztasuna 100 eta 162 MHz bitartekoa da.

Konektatu sarrerako erloju-seinale hau kanpoko erloju-zirkuituetara edo osziladoreetara.

Sarrera Sarrerako erlojua transceptor birkonfiguratzeko interfazea.

Erlojuaren maiztasuna 100 eta 162 MHz bitartekoa da.

Konektatu sarrerako erloju-seinale hau kanpoko erloju-zirkuituetara edo osziladoreetara.

out_systempll_clk_ 1

Sarrera

Sistema PLL erlojua.
Konektatu erloju hau F-Tile Reference eta System PLL Clocks Intel FPGA IP-ren irteerako seinalera (out_systempll_clk_0).

Lotutako informazioaren parametroak 42. orrialdean

6.2. Seinaleak berrezarri

20. taula. Berrezarri seinaleak

Izena

Zabaleraren Norabidea

tx_core_rst_n

Sarrera

Erlojuaren domeinua asinkronoa

rx_core_rst_n

Sarrera

Asinkronoak

tx_pcs_fec_phy_reset_n 1

Sarrera

Asinkronoak

Deskribapena

Aktibo-baxua berrezarri seinalea. F-Tile Serial Lite IV TX MAC-a berrezartzen du.

Aktibo-baxua berrezarri seinalea. F-Tile Serial Lite IV RX MAC berrezartzen du.

Aktibo-baxua berrezarri seinalea.

jarraitu…

ISO 9001:2015 Erregistratua

6. F-Tile Serial Lite IV Intel FPGA IP Interfaze Seinaleak 683074 | 2022.04.28/XNUMX/XNUMX

Izena

Zabalera Norabidea Erlojuaren Domeinua

Deskribapena

F-Tile Serial Lite IV TX PC pertsonalizatuak berrezartzen ditu.

rx_pcs_fec_phy_reset_n 1

Sarrera

Asinkronoak

Aktibo-baxua berrezarri seinalea. F-Tile Serial Lite IV RX PC pertsonalizatuak berrezartzen ditu.

reconfig_reset

Sarrera

reconfig_clk Aktibo-altua berrezarri seinalea.

Avalon memorian mapatutako interfazea birkonfiguratzeko blokea berrezartzen du.

reconfig_sl_reset

Sarrera reconfig_sl_clk Aktibo-altua berrezarri seinalea.

Avalon memorian mapatutako interfazea birkonfiguratzeko blokea berrezartzen du.

6.3. MAC seinaleak

21. taula.

TX MAC seinaleak
Taula honetan, N IP parametroen editorean ezarritako bide kopurua adierazten du.

Izena

Zabalera

Norabide Erlojuaren Domeinua

Deskribapena

tx_avs_prest

Irteera tx_core_clkout Avalon streaming seinalea.

Baieztatzen denean, TX MAC datuak onartzeko prest dagoela adierazten du.

tx_avs_data

· (64*N)*2 (PAM4 modua)
· 64*N (NRZ modua)

Sarrera

tx_core_clkout Avalon streaming seinalea. TX datuak.

tx_avs_channel

Sartu tx_core_clkout Avalon streaming seinalea.

Uneko zikloan transferitzen diren datuen kanal-zenbakia.

Seinale hau ez dago erabilgarri oinarrizko moduan.

tx_avs_valid

Sartu tx_core_clkout Avalon streaming seinalea.

Baieztatzen denean, TX datu-seinalea baliozkoa dela adierazten du.

tx_avs_startofpacket

Sartu tx_core_clkout Avalon streaming seinalea.

Baieztatzen denean, TX datu-pakete baten hasiera adierazten du.

Pakete bakoitzeko erloju-ziklo bakarrerako baieztatzea.

Seinale hau ez dago erabilgarri oinarrizko moduan.

tx_avs_endofpacket

Sartu tx_core_clkout Avalon streaming seinalea.

Baieztatzen denean, TX datu-pakete baten amaiera adierazten du.

Pakete bakoitzeko erloju-ziklo bakarrerako baieztatzea.

Seinale hau ez dago erabilgarri oinarrizko moduan.

tx_avs_hutsa

Sartu tx_core_clkout Avalon streaming seinalea.

Baliorik gabeko hitzen kopurua adierazten du TX datuen azken eztanda.

Seinale hau ez dago erabilgarri oinarrizko moduan.

tx_num_valid_bytes_eob

Sarrera

tx_core_clkout

Azken leherketaren azken hitzean baliozko byte kopurua adierazten du. Seinale hau ez dago erabilgarri oinarrizko moduan.
jarraitu…

Bidali Iritzia

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 45

6. F-Tile Serial Lite IV Intel FPGA IP Interfaze Seinaleak 683074 | 2022.04.28/XNUMX/XNUMX

Izena tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Zabalera 1
1 1
N 5

Norabide Erlojuaren Domeinua

Deskribapena

Sarrera

tx_core_clkout

Baieztatzen denean, seinale honek erabiltzaileak definitutako informazio-ziklo bat abiarazten du.
Berretsi seinale hau tx_startofpacket baieztapenaren erloju-ziklo berean.
Seinale hau ez dago erabilgarri oinarrizko moduan.

Irteera tx_core_clkout Baieztatzen denean, TX datu-lotura datuak transmititzeko prest dagoela adierazten du.

Irteera

tx_core_clkout

Baieztatzen denean, seinale honek errei-lerrokatzeari hasiera ematen dio.
Berretsi seinale hau erloju-ziklo baterako MAC-ak ALIGN CW bidaltzeko.

Sarrera

tx_core_clkout Baieztatzen denean, MACak CRC32 errore bat sartzen du hautatutako erreietan.

Irteera tx_core_clkout Ez da erabiltzen.

Ondorengo denbora-diagramak adibide bat erakusten duampErabiltzaile logikatik 10 hitzeko TX datu-transmisioak TX serieko 10 bidetan zehar.

28. irudia.

TX Datu-transmisioko denbora-diagrama
tx_core_clkout

tx_avs_valid

tx_avs_prest

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

0 erreia

…………

STRT 0 10

N-10 BUKAERAKO STRT 0

1 erreia

…………

STRT 1 11

N-9 BUKAERAKO STRT 1

N-10 BUKAERA IDLE IDLE N-9 ENDLE IDLE

9 erreia

…………

STRT 9 19

N-1 BUKAERAKO STRT 9

N-1 BUKAERA IDLE IDLE

22. taula.

RX MAC seinaleak
Taula honetan, N IP parametroen editorean ezarritako bide kopurua adierazten du.

Izena

Zabalera

Norabide Erlojuaren Domeinua

Deskribapena

rx_avs_prest

Sarrera rx_core_clkout Avalon streaming seinalea.

Baieztatzen denean, erabiltzailearen logika datuak onartzeko prest dagoela adierazten du.

rx_avs_data

(64*N)*2 (PAM4 modua)
64*N (NRZ modua)

Irteera

rx_core_clkout Avalon streaming seinalea. RX datuak.

rx_avs_channel

Irteera rx_core_clkout Avalon streaming seinalea.

Datuak izateko kanal-zenbakia

egungo zikloan jasotakoa.

Seinale hau ez dago erabilgarri oinarrizko moduan.

rx_avs_valid

Irteera rx_core_clkout Avalon streaming seinalea.

jarraitu…

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 46

Bidali Iritzia

6. F-Tile Serial Lite IV Intel FPGA IP Interfaze Seinaleak 683074 | 2022.04.28/XNUMX/XNUMX

Izena

Zabalera

Norabide Erlojuaren Domeinua

Deskribapena

Baieztatzen denean, RX datu-seinalea baliozkoa dela adierazten du.

rx_avs_startofpacket

Irteera rx_core_clkout Avalon streaming seinalea.

Baieztatzen denean, RX datu-pakete baten hasiera adierazten du.

Pakete bakoitzeko erloju-ziklo bakarrerako baieztatzea.

Seinale hau ez dago erabilgarri oinarrizko moduan.

rx_avs_endofpacket

Irteera rx_core_clkout Avalon streaming seinalea.

Baieztatzen denean, RX datu-pakete baten amaiera adierazten du.

Pakete bakoitzeko erloju-ziklo bakarrerako baieztatzea.

Seinale hau ez dago erabilgarri oinarrizko moduan.

rx_avs_hutsik

Irteera rx_core_clkout Avalon streaming seinalea.

Baliorik gabeko hitzen kopurua adierazten du RX datuen azken eztanda.

Seinale hau ez dago erabilgarri oinarrizko moduan.

rx_num_valid_bytes_eob

Irteera

rx_core_clkout Azken leherketaren azken hitzean baliozko byte kopurua adierazten du.
Seinale hau ez dago erabilgarri oinarrizko moduan.

rx_is_usr_cmd

Irteera rx_core_clkout Baieztatzen denean, seinale honek erabiltzaile bat abiarazten du.

zehaztutako informazio-zikloa.

Berretsi seinale hau tx_startofpacket baieztapenaren erloju-ziklo berean.

Seinale hau ez dago erabilgarri oinarrizko moduan.

rx_link_up

Irteera rx_core_clkout Baieztatzen denean, RX datu-esteka adierazten du

datuak jasotzeko prest dago.

rx_link_reinit

Sarrera rx_core_clkout Baieztatzen denean, seinale honek erreiak abiarazten ditu

berriro lerrokatzea.

Gaitu lerrokatze automatikoa desgaitzen baduzu, ziurtatu seinale hau erloju-ziklo batean MAC-a abiarazteko erreiak berriro lerrokatzeko. Gaitu lerrokatze automatikoa ezarrita badago, MACak automatikoki lerrokatuko ditu erreiak.

Ez adierazi seinale hau Gaitu lerrokatze automatikoa ezarrita dagoenean.

rx_error

(N*2*2)+3 (PAM4 modua)
(N*2)*3 (NRZ modua)

Irteera

rx_core_clkout

Baieztatzen denean, errore-baldintzak RX datu-bidean gertatzen direla adierazten du.
· [(N*2+2):N+3] = Errei zehatz baterako PCS errorea adierazten du.
· [N+2] = Lerrokatze-errorea adierazten du. Hasi berriro erreiaren lerrokadura bit hau baieztatzen bada.
· [N+1]= Erabiltzailearen logika prest ez dagoenean datuak erabiltzaile-logikara bidaltzen direla adierazten du.
· [N] = Lerrokadura galera adierazten du.
· [(N-1):0] = Datuek CRC errorea dutela adierazten du.

Bidali Iritzia

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 47

6. F-Tile Serial Lite IV Intel FPGA IP Interfaze Seinaleak 683074 | 2022.04.28/XNUMX/XNUMX

6.4. Transceptor birkonfigurazio seinaleak

23. taula.

PCS birkonfigurazio seinaleak
Taula honetan, N IP parametroen editorean ezarritako bide kopurua adierazten du.

Izena

Zabalera

Norabide Erlojuaren Domeinua

Deskribapena

reconfig_sl_read

Sartu reconfig_sl_ PCS birkonfigurazioa irakurtzeko komandoa

clk

seinaleak.

reconfig_sl_write

Sarrera reconfig_sl_ PCS birkonfigurazio idazketa

clk

komando-seinaleak.

reconfig_sl_helbidea

14 bit + clogb2N

Sarrera

reconfig_sl_ clk

PCS birkonfigurazioa Avalon memorian mapatutako interfazearen helbidea zehazten du hautatutako errei batean.
Errei bakoitzak 14 bit ditu eta goiko bitek erreiaren desplazamenduari egiten diote erreferentzia.
Example, 4 karretako NRZ/PAM4 diseinurako, reconfig_sl_address[13:0] helbidearen balioari erreferentzia eginez:
· reconfig_sl_address[15:1 4] 00 gisa ezarri = 0 erreiaren helbidea.
· reconfig_sl_address[15:1 4] 01 gisa ezarri = 1 erreiaren helbidea.
· reconfig_sl_address[15:1 4] 10 gisa ezarri = 2 erreiaren helbidea.
· reconfig_sl_address[15:1 4] 11 gisa ezarri = 3 erreiaren helbidea.

reconfig_sl_readdata

Irteera reconfig_sl_ PCS birkonfigurazio datuak zehazten ditu

clk

prest ziklo batek irakurtzeko a

hautatutako erreia.

reconfig_sl_waitrequest

Irteera reconfig_sl_ PCS birkonfigurazioa adierazten du

clk

Avalon memoria-mapatutako interfazea

gelditze-seinalea hautatutako errei batean.

reconfig_sl_writedata

Sarrera reconfig_sl_ PCS birkonfigurazio datuak zehazten ditu

clk

idazketa-ziklo batean idatzita egon

hautatutako erreia.

reconfig_sl_readdata_vali

Irteera

reconfig_sl_ PCS birkonfigurazioa zehazten du

clk

jasotako datuak baliozkoak dira hautatutako batean

erreia.

24. taula.

F-Tile Hard IP birkonfigurazio seinaleak
Taula honetan, N IP parametroen editorean ezarritako bide kopurua adierazten du.

Izena

Zabalera

Norabide Erlojuaren Domeinua

Deskribapena

reconfig_read

Sarrera reconfig_clk PMA birkonfigurazioa irakurri

komando-seinaleak.

birkonfig_idatzi

Sarrera reconfig_clk PMA birkonfigurazio idazketa

komando-seinaleak.

birkonfig_helbidea

18 bit + clog2bN

Sarrera

reconfig_clk

PMA Avalon memoria-mapatutako interfazearen helbidea zehazten du hautatutako errei batean.
jarraitu…

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 48

Bidali Iritzia

6. F-Tile Serial Lite IV Intel FPGA IP Interfaze Seinaleak 683074 | 2022.04.28/XNUMX/XNUMX

Izena
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Zabalera
32 1 32 1

Norabide Erlojuaren Domeinua

Deskribapena

Bi PAM4 eta NRZ moduetan, errei bakoitzak 18 bit ditu eta gainerako goiko bitek erreiaren desplazamenduari egiten diote erreferentzia.
Example, 4 karrileko diseinurako:
· reconfig_address[19:18] ezarrita 00 = 0 erreiaren helbidea.
· reconfig_address[19:18] ezarrita 01 = 1 erreiaren helbidea.
· reconfig_address[19:18] ezarrita 10 = 2 erreiaren helbidea.
· reconfig_address[19:18] ezarrita 11 = 3 erreiaren helbidea.

Irteera

reconfig_clk Aukeratutako errei batean prest ziklo batek irakurri beharreko PMA datuak zehazten ditu.

Irteera

reconfig_clk PMA Avalon memoria mapatutako interfazearen gelditze-seinalea adierazten du hautatutako errei batean.

Sarrera

reconfig_clk Aukeratutako errei batean idazketa-ziklo batean idatzi beharreko PMA datuak zehazten ditu.

Irteera

reconfig_clk PMA birkonfigurazioaren jasotako datuak aukeratutako errei batean baliozkoak direla zehazten du.

6.5. PMA Seinaleak

25. taula.

PMA Seinaleak
Taula honetan, N IP parametroen editorean ezarritako bide kopurua adierazten du.

Izena

Zabalera

Norabide Erlojuaren Domeinua

Deskribapena

phy_tx_lanes_stable

N*2 (PAM4 modua)
N (NRZ modua)

Irteera

Asinkronoa Baieztatzen denean, TX datu-bidea datuak bidaltzeko prest dagoela adierazten du.

tx_pll_blokeatuta

N*2 (PAM4 modua)
N (NRZ modua)

Irteera

Asinkronoa Baieztatzen denean, TX PLL-k blokeo-egoera lortu duela adierazten du.

phy_ehip_prest

N*2 (PAM4 modua)
N (NRZ modua)

Irteera

Asinkronoak

Baieztatzen denean, PCS pertsonalizatuak barne hasieraketa amaitu duela eta transmisiorako prest dagoela adierazten du.
Seinale hau tx_pcs_fec_phy_reset_n eta tx_pcs_fec_phy_reset_nare baliogabetu ondoren baieztatzen da.

tx_serial_data

Irteera TX serieko erlojua TX serieko pinak.

rx_serial_data

Sartu RX serieko erlojua RX serieko pinak.

phy_rx_block_lock

N*2 (PAM4 modua)
N (NRZ modua)

Irteera

Asinkronoa Baieztatzen denean, erreietarako 66b blokearen lerrokadura amaitu dela adierazten du.

rx_cdr_lock

N*2 (PAM4 modua)

Irteera

Asinkronoak

Baieztatzen denean, berreskuratutako erlojuak datuetarako blokeatuta daudela adierazten du.
jarraitu…

Bidali Iritzia

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 49

6. F-Tile Serial Lite IV Intel FPGA IP Interfaze Seinaleak 683074 | 2022.04.28/XNUMX/XNUMX

Izena phy_rx_pcs_ready phy_rx_hi_ber

Zabalera

Norabide Erlojuaren Domeinua

Deskribapena

N (NRZ modua)

N*2 (PAM4 modua)
N (NRZ modua)

Irteera

Asinkronoak

Baieztatzen denean, dagokion Ethernet kanalaren RX bideak guztiz lerrokatuta daudela eta datuak jasotzeko prest daudela adierazten du.

N*2 (PAM4 modua)
N (NRZ modua)

Irteera

Asinkronoak

Baieztatzen denean, dagokion Ethernet kanalaren RX PCS HI BER egoeran dagoela adierazten du.

F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen Gida 50

Bidali Iritzia

683074 | 2022.04.28/XNUMX/XNUMX Bidali iritzia

7. F-Tile Serial Lite IV Intel FPGA IP-rekin diseinatzea

7.1. Berrezarri jarraibideak
Jarraitu berrezartzeko jarraibide hauek sistema-mailako berrezarpena ezartzeko.
· Lotu tx_pcs_fec_phy_reset_n eta rx_pcs_fec_phy_reset_n seinaleak sistema mailan TX eta RX PCS aldi berean berrezartzeko.
· Baieztatu tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n eta reconfig_reset seinaleak aldi berean. Ikus Berrezarri eta Estekaren hasierako atalera IP berrezarri eta hasierako sekuentziak buruzko informazio gehiago lortzeko.
· Eutsi tx_pcs_fec_phy_reset_n, eta rx_pcs_fec_phy_reset_n seinaleak baxua, eta reconfig_reset seinalea altua eta itxaron tx_reset_ack eta rx_reset_ack F-tile IP gogorra eta birkonfigurazio blokeak behar bezala berrezartzeko.
· FPGA gailuen arteko lotura azkarra lortzeko, berrezarri konektatutako F-Tile Serial Lite IV Intel FPGA IPak aldi berean. Ikusi F-Tile Serial Lite IV Intel FPGA IP Design Example Erabiltzaile-gida tresna-kit erabiliz IP TX eta RX esteka monitorizatzeari buruzko informazioa lortzeko.
Lotutako informazioa
· Berrezarri eta estekatu hasierako 37. orrialdean
· F-Tile Serial Lite IV Intel FPGA IP Diseinua Adibample Erabiltzailearen Gida

7.2. Erroreak kudeatzeko jarraibideak

Hurrengo taulak F-Tile Serial Lite IV Intel FPGA IP diseinuarekin gerta daitezkeen errore-baldintzen akatsak kudeatzeko jarraibideak zerrendatzen ditu.

26. taula. Errore-baldintza eta maneiatzeko jarraibideak

Errore-baldintza
Errei batek edo gehiagok ezin dute komunikaziorik ezarri denbora-tarte jakin baten ondoren.

Jarraibideak
Aplikazio mailan esteka berrezartzeko denbora-muga sistema bat ezarri.

Errei batek komunikazioa galtzen du komunikazioa ezarri ondoren.
Errei batek komunikazioa galtzen du okertze prozesuan.

Datuak transferitzeko faseen ondoren edo bitartean gerta daiteke hori. Ezarri esteka-galera detektatzeko aplikazio mailan eta berrezarri esteka.
Okerreko erreirako estekaren berrezartze prozesua ezartzea. Ziurtatu behar duzu taularen bideratzea ez dela 320 UI gainditzen.

Errei guztiak lerrokatu ondoren galtzea errei-lerrokatzea.

Datuak transferitzeko faseen ondoren edo zehar gerta daiteke hori. Ezarri errei-lerrokadura-galera detektatzeko aplikazio-mailan errei-lerrokadura-prozesua berriro hasteko.

ISO 9001:2015 Erregistratua

683074 | 2022.04.28/XNUMX/XNUMX Bidali iritzia

8. F-Tile Serial Lite IV Intel FPGA IP Erabiltzailearen Gida Artxiboak

IP bertsioak Intel Quartus Prime Design Suite softwarearen bertsio berberak dira v19.1 arte. Intel Quartus Prime Design Suite softwarearen 19.2 bertsiotik edo geroago, IP nukleoek IP bertsioen eskema berria dute.

IP core bertsio bat zerrendatzen ez bada, aurreko IP core bertsioaren erabiltzailearen gida aplikatuko da.

Intel Quartus Prime bertsioa
21.3

IP Core 3.0.0 bertsioa

Erabiltzailearen gida F-Tile Serial Lite IV Intel® FPGA IP Erabiltzailearen gida

ISO 9001:2015 Erregistratua

683074 | 2022.04.28/XNUMX/XNUMX Bidali iritzia

9. F-Tile Serial Lite IV Intel FPGA IP Erabiltzailearen Gidarako Dokumentuen Berrikuspen Historia

2022.04.28 dokumentuaren bertsioa
2021.11.16 2021.10.22 2021.08.18

Intel Quartus Prime bertsioa
22.1
21.3 21.3 21.2

IP bertsioa 5.0.0
3.0.0 3.0.0 2.0.0

Aldaketak
· Taula eguneratua: F-Tile Serial Lite IV Intel FPGA IP Ezaugarriak — Datuen transferentziaren deskribapen eguneratua FHT transceptor-tasa laguntza gehigarriarekin: 58G NRZ, 58G PAM4 eta 116G PAM4
· Taula eguneratua: F-Tile Serial Lite IV Intel FPGA IP parametroaren deskribapena — Parametro berria gehitu da · Sistema PLL erreferentziako erloju-maiztasuna · Gaitu arazketa amaierako puntua — PMA datu-tasarako balioak eguneratu — Parametroen izendapena eguneratu da GUI bat etortzeko
· Datuen transferentziarako deskribapena eguneratu da Taulan: F-Tile Serial Lite IV Intel FPGA IP Ezaugarriak.
· Taularen izena IP izena aldatu du F-Tile Serial Lite IV Intel FPGA IP Parametroen Deskribapena Parametroak atalean argitasunerako.
· Taula eguneratua: IP parametroak: — Parametro berri bat gehitu da – RSFEC gaituta FGT kanal berdinetan kokatutako beste Serial Lite IV Simplex IP batean. — Transceiver erreferentziako erlojuaren maiztasunaren balio lehenetsiak eguneratu ditu.
Hasierako kaleratzea.

ISO 9001:2015 Erregistratua

Dokumentuak / Baliabideak

	intel F Tile Serial Lite IV Intel FPGA IP [pdfErabiltzailearen gida F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdfErabiltzailearen gida F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP

Erreferentziak

Erabiltzailearen eskuliburua

F Tile Serial Lite IV Intel FPGA IP

Dokumentuak / Baliabideak

Erreferentziak

Utzi iruzkin bat

Utzi erantzuna