Latentzia baxua E-Tile 40G Ethernet Intel FPGA IP Diseinua Adibample

Hasierako gida azkarra

Latentzia baxuko E-Tile 40G Ethernet Intel® FPGA IP nukleoak simulazio proba-bankua eta hardware diseinua eskaintzen ditu.ampkonpilazioa eta hardware probak onartzen dituen le. Diseinua sortzen duzunean adibidezample, Intel Quartus® Prime IP parametro editoreak automatikoki sortzen du filebeharrezkoa da diseinua hardwarean simulatu, konpilatu eta probatzeko. Horrez gain, konpilatutako hardwarearen diseinua Intel gailuaren garapen-kit batera deskarga dezakezu proba interoperatiboetarako. Intel FPGA IP-ak konpilaziorako soilik adibide bat ere barne hartzen duampIP core eremua eta denbora azkar kalkulatzeko erabil dezakezun proiektua. Latentzia baxuko E-Tile 40G Ethernet Intel FPGA IP-ak diseinua onartzen du, adibidezample belaunaldia parametro sorta zabalarekin. Hala ere, diseinua adibidezampez dute latentzia baxuko E-Tile 40G Ethernet Intel FPGA IP Core-ren parametrizazio posible guztiak estaltzen.

Diseinurako Garapen Urratsak Adibample

Lotutako informazioa

• Latentzia baxuko E-Tile 40G Ethernet Intel FPGA IP Erabiltzailearen Gida
  Latentzia baxuko E-Tile 40G Ethernet IPari buruzko informazio zehatza lortzeko.
• Latentzia baxuko E-Tile 40G Ethernet Intel FPGA IP bertsioaren oharrak
  IP bertsioaren oharrak bertsio jakin batean IP aldaketak zerrendatzen ditu.

Diseinua sortzea Adibample

Prozedura

Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. Beste izen eta marka batzuk beste batzuen jabetza direla erreklamatu daitezke.

Example Diseinu fitxa Latentzia baxuko E-Tile 40G Ethernet parametroen editorean
Hautatu Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit diseinua sortzekoampIntel Stratix® 10 gailuetarako le. Hautatu Agilex F-series Transceiver-SoC Development Kit diseinua sortzeko adibidezampIntel Agilex™ gailuetarako.

Jarraitu urrats hauek hardwarearen diseinua sortzeko, adibidezample eta testbench:

1. Intel Quartus Prime Pro Edition softwarean, egin klik File ➤ Proiektu berriaren morroia
   Intel Quartus Prime proiektu berri bat sortzeko, edo File ➤ Ireki proiektua lehendik dagoen Intel Quartus Prime software proiektu bat irekitzeko. Morroiak gailu-familia eta gailua zehazteko eskatzen dizu.
   Oharra: Diseinua adibidezample-ek aukeraketa gainidazten du xede-taulan dagoen gailuarekin. Diseinuaren menuan helburu-taula zehazten duzu adibidezample aukerak Adibample Diseinu fitxa (8. urratsa).
2. IP Katalogoan, kokatu eta hautatu Low Latency E-Tile 40G Ethernet Intel FPGA IP. IP aldaera berria leihoa agertzen da.
3. Zehaztu goi-mailako izena zure IP aldakuntza pertsonalizaturako. Intel Quartus Prime IP parametroen editoreak IP aldakuntzaren ezarpenak gordetzen ditu a file izendatua .ip.
4. Sakatu Ados. IP parametroen editorea agertzen da.
5. IP fitxan, zehaztu zure IP core aldakuntzaren parametroak.
   Oharra: Latentzia baxuko E-Tile 40G Ethernet Intel FPGA IP diseinua adibidezampfitxategiak ez du behar bezala simulatzen eta ez du behar bezala funtzionatzen parametro hauetakoren bat zehazten baduzu:
   1. Gaitu hitzaurrearen transmisioa aktibatuta
   2. Prest latentzia 3 balioan ezarri da
   3. Gaitu TX CRC txertatzea desaktibatuta
6. Adibample Diseinua fitxan, Adibample Diseinua Files, gaitu Simulazioa aukera testbench-a sortzeko, eta hautatu Sintesia aukera konpilazio-soilik eta hardware-diseinua sortzeko.amples.
   Oharra: Adibample Diseinu fitxa, Generated HDL Format atalean, Verilog HDL bakarrik dago eskuragarri. IP nukleo honek ez du VHDL onartzen.
7. Target Development Kit atalean, hautatu Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit edo Agilex F-series Transceiver-SoC Development Kit.
   Oharra: hautatzen duzun garapen-kitak urratseko gailuaren hautaketa gainidazten du
   1. Intel Stratix 10 E-tile xede gailua 1SG280LU3F50E3VGS1 da.
   2. Intel Agilex E-tile gailuaren helburua AGFB014R24A2E2VR0 da.
8. Egin klik Sortu Example Diseinu botoia. Hautatu Adibample Design Directory leihoa agertzen da.
9. Diseinua aldatu nahi baduzu adibidezampfitxategiaren direktorioaren bide edo izena bistaratuko diren lehenespenetatik (alt_e40c3_0_example_design), arakatu bide berrira eta idatzi diseinu berria adibidezampfitxategiaren direktorioa izena (ample_dir>).
10. Sakatu Ados.

Lotutako informazioa

• IP oinarrizko parametroak
  Zure IP nukleoa pertsonalizatzeari buruzko informazio gehiago eskaintzen du.
• Intel Stratix 10 E-Tile TX Signal Integrity Development Kit
• Intel Agilex F-Series FPGA garapen kit

Diseinua Adibample Parametroak

Parametroak Adibample Diseinu fitxa

Parametroa	Deskribapena
Hautatu Diseinua	Eskuragarri adibidezampIP parametroen ezarpenetarako fitxategien diseinuak. Aurrez ezarritako liburutegiko diseinu bat hautatzen duzunean, eremu honek hautatutako diseinua erakusten du.
Example Diseinua Files	The files garapen fase desberdinetarako sortzeko. •    Simulazioa—Beharrezkoa sortzen du files exampdiseinua. •    Sintesia- sintesia sortzen du files. Erabili hauek files diseinua Intel Quartus Prime Pro Edition softwarean biltzeko hardware probak egiteko eta denboraren analisi estatikoa egiteko.
Sortu File Formatua	RTL-ren formatua files simulaziorako: Verilog edo VHDL.
Hautatu Arbela	Onartutako hardwarea diseinua ezartzeko. Intel garapen-plaka hautatzen duzunean, Xede Gailua Garapen Kitko gailuarekin bat datorrena da. Menu hau erabilgarri ez badago, ez dago aukeratutako aukeretarako onartzen den taularik. Agilex F serieko Transceiver-SoC garapen kit: Aukera honek diseinua probatzeko aukera ematen dizu, adibidezamphautatutako Intel FPGA IP garapen-kitean. Aukera honek automatikoki hautatzen du Xede Gailua AGFB014R24A2E2VR0rena. Zure taularen berrikuspenak gailuaren kalifikazio ezberdina badu, xede-gailua alda dezakezu.
jarraitu…

Parametroa

Deskribapena

Stratix 10 TX E-Tile Transceiver Seinalearen Osotasuna Garatzeko Kita: Aukera honek diseinua probatzeko aukera ematen dizu, adibidezamphautatutako Intel FPGA IP garapen-kitean. Aukera honek automatikoki hautatzen du Xede Gailua 1ST280EY2F55E2VG-koa. Zure taularen berrikuspenak gailuaren kalifikazio ezberdina badu, xede-gailua alda dezakezu. Bat ere ez: Aukera honek diseinurako hardware alderdiak baztertzen ditu, adibidezample.

Direktorioaren Egitura
Latentzia baxuko E-Tile 40G Ethernet IP nukleoaren diseinua adibidezample file direktorioek sortutako hauek dituzte files diseinurako adibidezample.

Sortutako Diseinurako direktorio-egitura Adibample

• Simulazioa files (simulaziorako proba-bankua soilik) bertan daudeample_dir>/example_testbench.
• Konpilazio-soilik adibample design-en kokatzen daample_dir>/ compilation_test_design.
• Hardwarearen konfigurazioa eta proba files (hardwarearen diseinua adibidezample)-n kokatzen diraample_dir>/hardware_test_design

Direktorioa eta File Deskribapenak

File Izenak	Deskribapena
eth_ex_40g.qpf	Intel Quartus Prime proiektua file.
eth_ex_40g.qsf	Intel Quartus Prime proiektuaren ezarpenak file.
jarraitu…

File Izenak	Deskribapena
eth_ex_40g.sdc	Sinopsia* Diseinuaren mugak file. Hau kopiatu eta alda dezakezu file Zure Latentzia Baxuko E-Tile 40G Ethernet Intel FPGA IP diseinurako.
eth_ex_40g.srf	Intel Quartus Prime proiektuko mezuak kentzeko araua file.
eth_ex_40g.v	Goi-mailako Verilog HDL diseinua adibidezample file.
eth_ex_40g_clock.sdc	Synopsys diseinuaren mugak file erlojuetarako.
ohikoa/	Hardwarearen diseinua adibidezample laguntza files.
hwtest/main.tcl	Nagusia file Sistemaren kontsolara sartzeko.

Diseinua simulatuz Adibample Testbench
Diseinua konpilatu eta simulatu dezakezu simulazio-script bat exekutatuta komando-gonbitatik.

1. Komando-gonbitan, aldatu laneko direktorioa honaample_dir>/example_testbench.
2. Exekutatu nahi duzun simulagailu bateragarrirako simulazio-scripta. Scriptak simulagailuan testbench-a konpilatzen eta exekutatzen du

Testbench simulatzeko jarraibideak

Simulagailua	Argibideak
ModelSim*	Komando-lerroan, idatzi vsim -do run_vsim.do. ModelSim GUI-a agertu gabe simulatu nahi baduzu, idatzi vsim -c -do run_vsim.do. Oharra: ModelSim-AE eta ModelSim-ASE simulagailuek ezin dute IP nukleo hau simulatu. Onartutako beste ModelSim simulagailu bat erabili behar duzu, hala nola ModelSim SE.
VCS*	Komando-lerroan, idatzi sh run_vcs.sh
VCS MX	Komando-lerroan, idatzi sh run_vcsmx.sh. Erabili script hau diseinuak Verilog HDL eta System Verilog VHDL-rekin dituenean.
NCSim	Komando-lerroan, idatzi sh run_ncsim.sh
Xcelium*	Komando-lerroan, idatzi sh run_xcelium.sh

Simulazio arrakastatsu bat mezu honekin amaitzen da: Simulazioa gainditu da. edo Testbench osatua. Arrakasta amaitu ondoren, emaitzak azter ditzakezu.

Diseinua konpilatzea eta konfiguratzea Adibample Hardware-n
Intel FPGA IP core parametro editoreak diseinua konpilatu eta konfiguratzeko aukera ematen du, adibidezample helburuen garapen-kit batean

Diseinu bat osatzeko eta konfiguratzeko adibidezamphardwareari dagokionez, jarraitu urrats hauek:

1. Abiarazi Intel Quartus Prime Pro Edition softwarea eta hautatu Prozesamendua ➤ Hasi konpilazioa diseinua konpilatzeko.
2. SRAM objektu bat sortu ondoren file .sof, jarraitu urrats hauek hardwarearen diseinua programatzeko adibidezampIntel gailuan le:
   1. Hautatu Tresnak ➤ Programatzailea.
   2. Programatzailean, egin klik Hardwarearen konfigurazioan.
   3. Hautatu programazio-gailu bat.
   4. Hautatu eta gehitu Intel TX plaka zure Intel Quartus Prime Pro Edition saioan.
   5. Ziurtatu Modua J-n ezarrita dagoelaTAG.
   6. Hautatu Intel gailua eta egin klik Gehitu gailua. Programatzaileak zure plakako gailuen arteko konexioen bloke-diagrama bistaratzen du.
   7. Zure .sof-a duen errenkan, markatu .sof-aren laukia.
   8. Aktibatu Programa/Konfiguratu aukera .sof.
   9. Sakatu Hasi.

Lotutako informazioa

• Diseinu hierarkikoa eta taldean oinarritutako konpilazio gehigarria
• Intel FPGA gailuak programatzea

Helburuko gailua aldatzea Hardware Diseinuan Adibample
Zure xede gailu gisa Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit aukeratu baduzu, Latentzia baxuko E-Tile 40G Ethernet Intel FPGA IP nukleoak hardware bat sortzen du.amp1ST280EY2F55E2VG xede gailurako le diseinua. Agilex F-series Transceiver-SoC Development Kit hautatu baduzu zure xede gailu gisa, Latentzia Baxuko E-Tile 40G Ethernet Intel FPGA IP nukleoak hardware ex bat sortzen du.ampxede-gailurako diseinua AGFB014R24A2E2VR0. Baliteke zehaztutako xede-gailua zure garapen-kitaren gailutik desberdina izatea. Zure hardware diseinuan xede gailua aldatzeko, adibidezample, jarraitu urrats hauek:

1. Abiarazi Intel Quartus Prime Pro Edition softwarea eta ireki hardware probaren proiektua file /hardware_test_design/eth_ex_40g.qpf.
2. Esleipenak menuan, sakatu Gailua. Gailuaren elkarrizketa-koadroa agertzen da.
3. Gailuaren elkarrizketa-koadroan, hautatu zure garapen kitaren gailuaren zati-zenbakiarekin bat datorren E-lauza oinarritutako xede-gailuen taula. Ikusi Intel-en garapen-kitaren esteka webinformazio gehiago eskuratzeko gunea.
4. Gailu bat hautatzen duzunean gonbita bat agertzen da, beheko irudian ikusten den bezala. Hautatu Ez sortutako pin esleipenak eta I/O esleipenak gordetzeko.
   Intel Quartus Prime-ren gailuak aukeratzeko eskaera
5. Egin zure diseinuaren konpilazio osoa.

Diseinua zure hardwarean probatu dezakezu orain.

Lotutako informazioa

• Intel Stratix 10 E-Tile TX Signal Integrity Development Kit
• Intel Agilex F-Series FPGA garapen kit

Latentzia baxuko E-Tile 40G Ethernet Intel FPGA IP Diseinua Hardwarean probatzen
Latentzia baxuko E-Tile 40G Ethernet Intel FPGA IP core diseinua konpilatu ondoren, adibidezample eta konfigura ezazu zure Intel gailuan, Sistemaren kontsola erabil dezakezu IP nukleoa eta bere txertatutako PHY IP nukleoaren erregistroak programatzeko. Sistemaren kontsola aktibatzeko eta hardwarearen diseinua probatzeko, adibidezample, jarraitu urrats hauek:

1. Intel Quartus Prime Pro Edition softwarean, hautatu Tresnak ➤ Sistemaren arazketa tresnak ➤ Sistemaren kontsola sistemaren kontsola abiarazteko.
2. Tcl Console panelean, idatzi cd hwtest direktorioa aldatzeko /hardware_test_design/hwtest.
3. Idatzi source main.tcl J-rako konexio bat irekitzekoTAG maisua.

Diseinu osagarria adibidezampLe komandoak eskuragarri daude IP nukleoa programatzeko:

• chkphy_status: Erlojuaren maiztasunak eta PHY blokeoaren egoera bistaratzen ditu.
• chkmac_stats: balioak bistaratzen ditu MAC estatistiken kontagailuetan.
• garbi_estatistikak_guztiak: IP oinarrizko estatistiken kontagailuak garbitzen ditu.
• start_pkt_gen: Pakete-sorgailua abiarazten du.
• stop_pkt_gen: Pakete-sorgailua geldiarazten du.
• sys_reset_digital_analog: Sistema berrezarri.
• begizta_on: Barneko serie-loopback aktibatzen du
• loop_off: Barneko serie-loopback desaktibatzen du.
• reg_irakur : IP core erregistroaren balioa itzultzen du .
• reg_idatzi : Idazten du helbideko IP core erregistrora .

Jarraitu diseinuaren Hardware Testing ataleko proba-prozedura adibample eta behatu probaren emaitzak Sistemaren kontsolan.

Lotutako informazioa
Sistemaren kontsolarekin diseinuak aztertzea eta araztea

Diseinua Adibample Deskribapena

E-tile oinarritutako 40G Ethernet diseinua adibidezample Latentzia baxuko E-Tile 40G Ethernet Intel FPGA IP nukleoaren funtzioak erakusten ditu, E-tile oinarritutako transceptor interfazearekin IEEE 802.3ba estandarra CAUI-4 zehaztapenarekin bat datorrena. Diseinua Example Diseinu fitxa Latentzia baxuko E-Tile 40G Ethernet Intel FPGA IP parametro editorean.
Diseinua sortzeko adibidezampLehenik eta behin, zure amaierako produktuan sortu nahi duzun IP core aldakuntzaren parametroen balioak ezarri behar dituzu. Diseinua sortzea adibidezample IP nukleoaren kopia bat sortzen du; proba-bankua eta hardwarearen diseinua adibidezampaldakuntza hau DUT gisa erabiliko dugu. Ez badituzu ezartzen DUTren parametroen balioak zure amaierako produktuko parametroen balioekin bat etor daitezen, diseinuaampSortzen duzun lek ez du erabiltzen nahi duzun IP core aldakuntza.

Oharra:
Testbench-ek IP nukleoaren oinarrizko proba erakusten du. Ez da egiaztapen-ingurune oso baten ordezkoa izan nahi. Zure Latentzia Baxuko E-Tile 40G Ethernet Intel FPGA IP diseinuaren egiaztapen zabalagoa egin behar duzu simulazioan eta hardwarean.

Ezaugarriak

• Intel Stratix 40 edo Intel Agilex gailua erabiliz E-tile transceptor-erako 10G Ethernet MAC/PCS IP core onartzen du.
• Hitzaurrean pasatzeko eta esteketako prestakuntza onartzen du.
• Diseinua sortzen du adibidezampMAC estatistiken kontagailuen funtzioarekin.
• Testbench eta simulazio gidoia eskaintzen du.

Hardware eta software eskakizunak
Adibampdiseinua, erabili hardware eta software hauek:

• Intel Quartus Prime Pro Edition softwarea
• Sistemaren kontsola
• ModelSim, VCS, VCS MX, NCSim edo Xcelium Simulator
• Intel Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit edo Intel Agilex F-series Transceiver-SoC Development Kit

Deskribapen funtzionala
Atal honek 40G Ethernet MAC/PCS IP nukleoa deskribatzen du Intel gailua erabiliz E-tilean oinarritutako transceptor batean. Transmisioaren norabidean, MAC-k bezero-markoak onartzen ditu eta paketeen arteko hutsunea (IPG), hitzaurrea, fotograma-mugatzailea (SFD) hasierako hasiera, betegarria eta CRC bitak sartzen ditu PHYra pasatu aurretik. PHY-k MAC markoa kodetzen du euskarri bidez urruneko muturreraino transmisio fidagarria izateko behar den moduan. Jasotzeko norabidean, PHY-k fotogramak MAC-ra pasatzen ditu. MACak PHY-ko fotogramak onartzen ditu, egiaztapenak egiten ditu, CRC, hitzaurrea eta SFD kentzen ditu eta gainerako fotograma bezeroari pasatzen dio.

Simulazioa

Testbench-ek trafikoa IP nukleoaren bidez bidaltzen du, IP nukleoaren transmisio aldea eta jasotzeko aldea baliatuz.

Latentzia baxuko E-Tile 40G Ethernet Diseinua Adibample Bloke Diagrama

Simulazioaren diseinua adibidezample goi mailako proba file basic_avl_tb_top.sv da. Hau file 156.25 Mhz-eko clk_ref erloju-erreferentzia eskaintzen dio PHY-ri. 10 pakete bidaltzeko eta jasotzeko zeregin bat barne hartzen du.

Latentzia baxuko E-Tile 40G Ethernet Core Testbench File Deskribapenak

File Izenak	Deskribapena
Proba-bankua eta simulazioa Files
basic_avl_tb_top.sv	Maila goreneko proba-bankua file. Testbench-ek DUT instantziatzen du eta Verilog HDL zereginak exekutatzen ditu paketeak sortzeko eta onartzeko.
basic_avl_tb_top_nc.sv	Maila goreneko proba-bankua file NCSim simulagailuarekin bateragarria.
basic_avl_tb_top_msim.sv	Maila goreneko proba-bankua file ModelSim simulagailuarekin bateragarria.
Testbench Scripts
run_vsim.do	Testbench exekutatzeko Mentor Graphics* ModelSim script-a.
run_vcs.sh	Synopsys VCS script-a testbench-a exekutatzeko.
jarraitu…

File Izenak	Deskribapena
run_vcsmx.sh	Synopsys VCS MX script-a (Verilog HDL eta System Verilog VHDL-rekin konbinatuta) testbench-a exekutatzeko.
run_ncsim.sh	Cadence NCSim script-a testbench-a exekutatzeko.
run_xcelium.sh	Cadence Xcelium gidoia testbench-a exekutatzeko.

Proba arrakastatsuak irteera erakusten du portaera hau berresten duena:

1. RX erlojua finkatzeko zain
2. PHY egoera inprimatzen
3. 10 pakete bidaltzen
4. 10 pakete jasotzen
5. "Testbench osatuta" bistaratzen.

Hurrengo sampfitxategiaren irteerak simulazio proba arrakastatsua erakusten du:

• #RX lerrokatzearen zain
• #RX desbideratzea blokeatuta
• #RX erreiaren lerrokadura blokeatuta
• #TX gaituta
• #** 1. paketea bidaltzen…
• #** 2. paketea bidaltzen…
• #** 3. paketea bidaltzen…
• #** 4. paketea bidaltzen…
• #** 5. paketea bidaltzen…
• #** 6. paketea bidaltzen…
• #** 7. paketea bidaltzen…
• #**Jaso da 1. paketea…
• #** 8. paketea bidaltzen…
• #**Jaso da 2. paketea…
• #** 9. paketea bidaltzen…
• #**Jaso da 3. paketea…
• #** 10. paketea bidaltzen…
• #**Jaso da 4. paketea…
• #**Jaso da 5. paketea…
• #**Jaso da 6. paketea…
• #**Jaso da 7. paketea…
• #**Jaso da 8. paketea…
• #**Jaso da 9. paketea…
• #**Jaso da 10. paketea…

Lotutako informazioa
Diseinua simulatuz Adibample Testbench 7. orrialdean

Hardware probak
Hardwarearen diseinuan adibidezample, IP nukleoa barne serieko loopback moduan programatu dezakezu eta harrera aldean itzuliko den transmisio aldean trafikoa sor dezakezu.

Latentzia baxua E-Tile 40G Ethernet IP Hardwarearen diseinua Adibample Maila handiko bloke-diagrama

Latentzia baxuko E-Tile 40G Ethernet hardwarearen diseinua adibidezample-ek osagai hauek ditu:

• Latentzia baxua E-Tile 40G Ethernet Intel FPGA IP nukleoa.
• IP nukleoaren programazioa, eta paketeak sortzea eta egiaztatzea koordinatzen duen bezero-logika.
• IOPLL 100 MHz-eko erlojua sortzeko 50 MHz-eko sarrerako erloju batetik hardwarearen diseinura, adibidezample.
• JTAG Intel System Console-rekin komunikatzen den kontrolagailua. Sistemaren kontsolaren bidez bezeroaren logikarekin komunikatzen zara.

Jarraitu prozedurari emandako erlazionatutako informazio estekan diseinua probatzeko, adibidezample aukeratutako hardwarean.

Lotutako informazioa

• Latentzia baxuko E-Tile 40G Ethernet Intel FPGA IP Diseinua hardwarean probatzea 9. orrialdean
• Sistemaren kontsolarekin diseinuak aztertzea eta araztea

Barne Loopback Proba
Exekutatu urrats hauek barneko loopback proba egiteko:

1. Berrezarri sistema.
   sys_reset_digital_analog
2. Bistaratu erlojuaren maiztasuna eta PHY egoera.
   chkphy_status
3. Aktibatu barneko loopback proba.
   begizta_on
4. Bistaratu erlojuaren maiztasuna eta PHY egoera. rx_clk 312.5 MHz-en ezarrita dago eta
   rx_pcs_ready 1ean ezarri da.
   chkphy_status
5. Hasi pakete-sorgailua.
   start_pkt_gen
6. Gelditu pakete-sorgailua.
   stop_pkt_gen
7. Review igorritako eta jasotako paketeen kopurua.
   chkmac_stats
8. Desaktibatu barneko loopback proba.
   begizta_off

Kanpoko loopback proba
Exekutatu urrats hauek kanpoko loopback proba egiteko:

1. Berrezarri sistema.
   sys_reset_digital_analog
2. Bistaratu erlojuaren maiztasuna eta PHY egoera. rx_clk 312.5 MHz-en ezarrita dago eta
   rx_pcs_ready 1. chkphy_status gisa ezarrita dago
3. Hasi pakete-sorgailua.
   start_pkt_gen
4. Gelditu pakete-sorgailua.
   stop_pkt_gen
5. Review igorritako eta jasotako paketeen kopurua.
   chkmac_stats

Latentzia baxuko E-Tile 40G Ethernet Diseinua Adibample Erregistroak

Latentzia baxua E-Tile 40G Ethernet Hardwarearen diseinua Adibample Erregistratu Mapa
Hardware diseinurako memoria mapatutako erregistro barrutiak zerrendatzen ditu, adibidezample. Sistemaren kontsolan reg_read eta reg_write funtzioekin sartzen zara erregistro hauetara.

Word Offset	Erregistratu mota
0x300-0x3FF	PHY erregistroak
0x400-0x4FF	TX MAC erregistroak
0x500-0x5FF	RX MAC erregistroak
0x800-0x8FF	Estatistika-Kontagailu-erregistroak – TX norabidea
0x900-0x9FF	Estatistika-Kontagailu-erregistroak – RX norabidea
0x1000-1016	Packet Client erregistroak

Paketeen bezeroen erregistroak
Latentzia baxuko E-Tile 40G Ethernet hardwarearen diseinua pertsonaliza dezakezu adibidezample bezeroen erregistroak programatuz.

addr	Izena	Bit	Deskribapena	HW Berrezarri balioa	Sarbidea
0x1008	Pakete Tamaina Konfiguratu	[29:0]	Zehaztu transmisio-paketearen tamaina bytetan. Bit hauek PKT_GEN_TX_CTRL erregistroarekiko menpekotasunak dituzte. • Bit [29:16]: zehaztu paketearen tamainaren goiko muga bytetan. Hau modu inkrementalean soilik aplikatzen da. • Bit [13:0]: — Modu finkorako, bit hauek bytetan zehazten dute transmisio-paketearen tamaina. — Modu inkrementalerako, bit hauek pakete baterako byte inkrementalak zehazten dituzte.	0x25800040	RW
0x1009	Pakete Zenbakien Kontrola	[31:0]	Zehaztu pakete-sorgailutik transmititu beharreko pakete kopurua.	0xA	RW
0x1010	PKT_GEN_TX_C TRL	[7:0]	• Bit [0]: Erreserbatuta. • Bit [1]: pakete-sorgailua desgaitzeko bit. Ezarri bit hau 1 balioan pakete-sorgailua desaktibatzeko, eta berrezarri 0-ko balioa pakete-sorgailua pizteko. • Bit [2]: Erreserbatuta. • Bit [3]: 1 balioa du IP nukleoa MAC loopback moduan badago; 0 balioa du pakete-bezeroak pakete-sorgailua erabiltzen badu.	0x6	RW
jarraitu…

addr	Izena	Bit	Deskribapena	HW Berrezarri balioa	Sarbidea
			• Bit [5:4]: — 00: Ausazko modua — 01: Modu finkoa — 10: Modu gehigarria • Bit [6]: Ezarri bit hau 1ean 0x1009 erregistroa erabiltzeko pakete-sorgailua desaktibatzeko, transmititu beharreko pakete kopuru finko batean oinarrituta. Bestela, PKT_GEN_TX_CTRL erregistroko [1] bit-a erabiltzen da pakete-sorgailua desaktibatzeko. • [7] bit: — 1: Paketeen artean hutsunerik gabeko transmisiorako. — 0: paketeen artean ausazko hutsunea duen transmisiorako.
0x1011	Helmuga helbidea 32 bit txikiagoa	[31:0]	Helmuga helbidea (32 bit txikiagoa)	0x56780GEHITU	RW
0x1012	Helmuga helbidea goiko 16 bit	[15:0]	Helmuga helbidea (goiko 16 bit)	0x1234	RW
0x1013	Iturburu-helbidea 32 bit txikiagoa	[31:0]	Iturburu helbidea (32 bit txikiagoa)	0x43210GEHITU	RW
0x1014	Iturburu helbidea goiko 16 bit	[15:0]	Iturburu-helbidea (goiko 16 bit)	0x8765	RW
0x1016	PKT_CL_LOOPB ACK_RESET	[0]	MAC loopback berrezarri. Ezarri 1 balioa diseinua berrezartzeko, adibidezample MAC loopback.	1'b0	RW

Lotutako informazioa
Latentzia baxuko E-Tile 40G Ethernet kontrola eta egoera erregistroaren deskribapenak Latentzia baxuko E-Tile 40G Ethernet IP core erregistroak deskribatzen ditu.

Diseinua Adibample Interfaze Seinaleak
Latentzia baxuko E-Tile 40G Ethernet proba-bankua autonomoa da eta ez du eskatzen sarrerako seinalerik gidatzea.

Latentzia baxua E-Tile 40G Ethernet Hardwarearen diseinua Adibample Interfaze Seinaleak

Seinalea	Norabidea	Iruzkinak
clk50	Sarrera	Erloju hau taula osziladoreak gidatzen du. • Gidatu 50 MHz-ra Intel Stratix 10 plakan. • Gidatu 100 MHz-ra Intel Agilex plakan. Hardwarearen diseinua adibidezamperloju hau gailuko IOPLL baten sarrerara bideratzen du eta IOPLL konfiguratzen du barnean 100 MHz-eko erloju bat gidatzeko.
clk_erref	Sarrera	Gidatu 156.25 MHz-ra.
jarraitu…

Seinalea	Norabidea	Iruzkinak
cpu_resetn	Sarrera	IP nukleoa berrezartzen du. Aktiboa baxua. csr_reset_n berrezartze globala IP nukleora gidatzen du.
tx_serie[3:0]	Irteera	Transceiver PHY irteera serieko datuak.
rx_serial[3:0]	Sarrera	Transceiver PHY sarrera serieko datuak.
erabiltzaileak gidatuta[7:0]	Irteera	Egoera-seinaleak. Hardwarearen diseinua adibidezample-ek bit hauek konektatzen ditu helburu-taulan LEDak gidatzeko. Bit indibidualek seinalearen balioak eta erlojuaren portaera hauek islatzen dituzte: • [0]: berrezartzeko seinale nagusia IP nukleora • [1]: clk_ref-en bertsio zatitua • [2]: clk50-ren bertsio zatitua • [3]: 100 MHz-ko egoera-erlojuaren bertsio zatitua • [4]: ​​tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

Lotutako informazioa
Interfazeak eta seinaleen deskribapenak Latentzia baxuko E-Tile 40G Ethernet IP core seinaleen deskribapen zehatza eskaintzen du eta haiek dagozkion interfazeen deskribapen zehatza eskaintzen du.

Latentzia baxuko E-Tile 40G Ethernet Intel FPGA IP Artxiboak
IP core bertsio bat zerrendatzen ez bada, aurreko IP core bertsioaren erabiltzailearen gida aplikatuko da.

Intel Quartus Prime bertsioa	IP Core bertsioa	Erabiltzailearen Gida
20.1	19.1.0	Latentzia baxuko E-Tile 40G Ethernet Diseinua Adibample Erabiltzailearen Gida

Dokumentuen berrikuspen historia latentzia baxuko E-tile 40G Ethernet Diseinurako Adibample Erabiltzailearen Gida

Dokumentuaren bertsioa	Intel Quartus Prime bertsioa	IP bertsioa	Aldaketak
2020.06.22	20.2	20.0.0	Intel Agilex gailuetarako gailuen laguntza gehitu da.
2020.04.13	20.1	19.1.0	Hasierako Oharra.

Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. Beste izen eta marka batzuk beste batzuen jabetza direla erreklamatu daitezke.

Dokumentuak / Baliabideak

intel Latentzia baxua E-Tile 40G Ethernet Intel FPGA IP Diseinua Adibample [pdfErabiltzailearen gida Latentzia baxua E-Tile 40G Ethernet Intel FPGA IP Diseinua Adibample, Latentzia baxua, E-Tile 40G Ethernet Intel FPGA IP Diseinua Adibample, Intel FPGA IP Design Example, IP Diseinua Adibample

Erreferentziak

• Erabiltzailearen eskuliburua